[发明专利]一种低功耗高PSRR的带隙基准电路

权利要求书

1.一种低功耗高PSRR的带隙基准电路，由无运放带隙核心电路、启动电路和负反馈控制环路组成，其中，

无运放带隙核心电路：用于实现电路核心功能，产生所需的带隙基准参考电压；

启动电路：用于完成带隙基准电路的启动，使带隙基准电路进入正常工作状态；

负反馈控制环路：用于控制、提高带隙基准电路的稳定性，消除运放的使用，减小功耗及芯片面积；

整个电路的工作过程是：电路上电，启动电路首先开始工作，开启无运放带隙核心电路，带隙基准电路产生参考电压，同时，负反馈控制环路抑制非理想因素对电路的恶性影响；

其特征在于，

所述无运放带隙核心电路主要由晶体管Q3、晶体管Q4、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5和电阻R6组成，所述晶体管为NPN型双极晶体管，所述电阻R6的阻值远远大于电阻R4及电阻R5，其中，

晶体管Q3的发射极与地相连，晶体管Q3的基极与电阻R2的一端、电阻R4的一端相连，晶体管Q3的集电极与电阻R4的另一端、电阻R6的一端相连；

晶体管Q4的发射极与电阻R5的一端相连，电阻R5的另一端与地相连，晶体管Q4的基极与电阻R6的另一端相连，晶体管Q4的集电极与电阻R3的一端相连，电阻R3的另一端与电阻R2的另一端相连，二者的连接节点与电阻R1的一端相连；

其中，晶体管Q3的基极为无运放带隙核心电路的第一钳位匹配端，其与负反馈控制环路的第一反馈检测输入端相连；晶体管Q4的集电极为无运放带隙核心电路的第二钳位匹配端，其与负反馈控制环路的第二反馈检测输入端相连；电阻R1的另一端为无运放带隙核心电路的输出端，其与带隙基准输出电压V_ref相连；

所述启动电路主要由晶体管MP4、晶体管MP5、晶体管Q5、晶体管Q6、电阻R7、电阻R8和电阻R9组成，所述晶体管MP4、晶体管MP5为PMOS晶体管，所述晶体管Q5、晶体管Q6为NPN型双极晶体管，其中，

晶体管MP4的栅端与晶体管MP5的漏端、晶体管Q6的集电极相连，晶体管MP4的源端与电源电压相连，晶体管MP4的漏端与电阻R7的一端相连，电阻R7的另一端为启动电路的输出端，其与负反馈控制环路的启动输入端相连；

晶体管MP5的源端与电源电压相连，晶体管MP5的漏端与晶体管Q6的集电极相连，晶体管MP5的栅端为启动电路的开关端口，其与负反馈控制环路中晶体管MP2的栅端相连；

晶体管Q6的基极与晶体管Q5的集电极相连，晶体管Q6的发射极与地相连；

晶体管Q5的基极与电阻R8的一端、电阻R9的一端相连，晶体管Q5的集电极与电阻R8的另一端相连，晶体管Q5的发射极与地相连，电阻R9的另一端接电源电压。

2.根据权利要求1所述的低功耗高PSRR的带隙基准电路，其特征在于，所述负反馈控制环路主要由晶体管MP1、晶体管MP2、晶体管MP3、晶体管MN1、晶体管MN2、晶体管MN3、晶体管Q1、晶体管Q2、电阻R0和电阻R10组成，所述晶体管MP1、晶体管MP2、晶体管MP3为PMOS晶体管，所述晶体管MN1、晶体管MN2、晶体管MN3为NMOS晶体管，所述晶体管Q1、晶体管Q2为NPN型晶体管，其中，

晶体管MP1的栅端、晶体管MP2的栅端和晶体管MP3的栅端相连，晶体管MP1的源端、晶体管MP2的源端、晶体管MP3的源端与电源电压相连，晶体管MP1的漏端与晶体管MN1的源端、晶体管Q1的集电极相连，晶体管MP2的漏端与晶体管MP2的栅端、晶体管MN1的漏端相连，晶体管MP3的漏端与晶体管MN1的栅端、晶体管MN2的栅端、晶体管MN2的漏端、晶体管MN3的栅端相连；

晶体管MN1的栅端与晶体管MN2的栅端、晶体管MN2的漏端、晶体管MN3的栅端相连，晶体管MN2的漏端为负反馈控制环路的启动输入端，其与启动电路的输出端相连；

晶体管MN1的源端与晶体管Q1的集电极相连，晶体管MN2的源端与晶体管Q2的集电极相连，晶体管MN3的源端与带隙基准输出电压V_ref相连，晶体管MN3的漏端与电阻R0的一端相连，电阻R0的另一端与电源电压相连；

晶体管Q1的发射极与电阻R10的一端相连，电阻R10的另一端与地相连，晶体管Q1的基极为负反馈控制环路的第一反馈检测输入端，其与无运放带隙核心电路的第一钳位匹配端相连；

晶体管Q2的发射极与地相连，晶体管Q2的基极为负反馈控制环路的第二反馈检测输入端，其与无运放带隙核心电路的第二钳位匹配端相连。