[发明专利]SRAM读辅助电路及SRAM

说明书

一种SRAM读辅助电路及SRAM，所述SRAM读辅助电路用于SRAM，所述SRAM包括配对的位线和参考位线，所述SRAM读辅助电路包括：预充电单元，一端耦接所述位线，另一端耦接所述参考位线，适于将所述位线和所述参考位线其中之一预充电至电源电压，另一个预充电至地电压；选择单元，适于选择性地连通配对的所述位线和所述参考位线，以使得配对的所述位线和所述参考位线之间进行电荷分享。本发明技术方案提高了SRAM读操作的性能。

技术领域

本发明涉及存储器电路，尤其涉及一种SRAM读辅助电路及SRAM。

背景技术

嵌入式存储器是当前集成电路(Integrated Circuit，IC)的关键模块，是片上系统(System-on-Chip，SoC)的重要组成部分。嵌入式存储器在功耗、速度稳定性和集成度等方面将对SoC的性能起到决定性的作用。与现在市场上其他类型的半导体存储器相比，静态随机存取存储器(Static Random Access Memory，SRAM)具有低功耗和快速存储数据的优点，在便携式消费电子方面以及缓存等高端领域被广泛应用。作为半导体存储器，稳定地存储数据是SRAM最重要的功能。同时，为保持其相对其他存储器的优势，SRAM应具有更小的访问时间，能够更快的写入和读出数据。

现有技术中，在SRAM设计中，在对存储单元写入或读取数据前，通常会对位线(bitline,BL)和参考位线(bitline bar,BLB)预充电至工作电压VDD。在对存储单元(bitcell)进行存取前，降低BL预充电电压VBL，能够提高存储单元的静态噪声容限(StaticNoise Margin,SNM)。随着位线电压差ΔVBL(ΔVBL＝VDD-VBL)的增加，SNM会达到最大值，继而急速下降。所以精确地控制预充电电压VBL电压下降的幅度，使其不超过SNM峰值十分关键。传统方法将位线BL(bitline)和参考位线BLB(bitline bar)预充电至电源电压VDD，灵敏放大线SL(sense line)和参考灵敏放大线SLB(sense line bar)预充电至地电压VSS。利用位线和灵敏放大线之间的电荷分享(charge sharing)实现精确控制预充电电压VBL降低的目的。最终电荷分享结束后，位线预充电电压VBL取决于位线负载电容和灵敏放大线负载电容的比值。

但是，现有技术中，位线BL和参考位线BLB的负载电容的比值会随着不同存储单元阵列行数的变化而变化，从而导致位线电压降低的电压差ΔVBL随之发生变化，存储单元的静态噪声容限不稳定，降低了SRAM读操作的性能。

发明内容

本发明解决的技术问题是如何提高SRAM读操作的性能。

为解决上述技术问题，本发明实施例提供一种SRAM读辅助电路，用于SRAM，所述SRAM包括配对的位线和参考位线，其特征在于，所述SRAM读辅助电路包括：预充电单元，一端耦接所述位线，另一端耦接所述参考位线，适于将所述位线和所述参考位线其中之一预充电至电源电压，另一个预充电至地电压；选择单元，适于选择性地连通配对的所述位线和所述参考位线，以使得配对的所述位线和所述参考位线之间进行电荷分享。

可选的，所述预充电单元包括：第一预充电单元，适于对所述位线进行预充电，将所述位线的电位预充电至电源电压和地电压中的一个；第二预充电单元，适于对所述参考位线进行预充电，将所述参考位线的电位预充电至电源电压和地电压中的另一个。

可选的，所述第一预充电单元包括第一PMOS管，所述第二预充电单元包括第一NMOS管；所述第一PMOS管的源极耦接电源电压，所述第一PMOS管的漏极耦接所述位线，所述第一PMOS管的栅极接入第一控制信号；所述第一NMOS管的源极耦接接地电压，所述第一NMOS管的漏极耦接所述参考位线，所述第一NMOS管的栅极接入第二控制信号。

可选的，所述第一控制信号和所述第二控制信号的电位相反。