[发明专利]移位寄存器单元及其驱动方法、栅极驱动电路和显示装置

说明书

技术领域

本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。

背景技术

现有的移位寄存器单元由下拉节点在输出截止保持阶段控制下拉栅极驱动信号，如图1A所示，现有的移位寄存器单元仅通过下拉节点PD对栅极驱动信号输出端OUTPUT去噪，但是下拉节点PD在输出截止保持阶段的波形与反相时钟信号输入端CLKB输入的反相时钟信号的波形相同，即用于对栅极驱动信号进行下拉的下拉晶体管M11的栅极电位为高电平的时间只有50％。由于图1A中的上拉晶体管M3的尺寸比较大，从而M3的寄生电容会比较大；如图1B所示，在输出截止保持阶段S4，由于CLK与上拉节点PU之间的寄生电容比较大，因此在正相时钟信号输入端CLK输入高电平时，尤其是在高温等特殊环境下M3的漏电流也会比较大，从而导致M3并非完全关断，使得此时OUTPUT输出的栅极驱动信号不为低电平，因此不能对栅极驱动信号很好的降噪。

图1A是现有的移位寄存器单元的电路图，图1B是如图1A所示的现有的移位寄存器单元的工作时序图，在图1B中，S1标示输入阶段，S2标示输出阶段，S3标示复位阶段，S4标示输出截止保持阶段。在图1A中，INPUT标示输入端，CLK标示正相时钟信号输入端，RESET标示复位端，VSS标示低电平，M1为输入晶体管，M2为第一复位晶体管，M3为上拉晶体管，M4为第二复位晶体管，M5为第一下拉节点控制晶体管，M6为第二下拉节点控制晶体管，M8为第一下拉控制节点控制晶体管，M9为第二下拉控制节点控制晶体管，M10为上拉节点控制晶体管，C1为存储电容，PD_CN标示下拉控制节点，PU标示上拉节点。

发明内容

本发明的主要目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，解决现有技术中在输出截止保持阶段对栅极驱动信号进行下拉的时间为50％，而在另外的不对栅极驱动信号进行下拉的时间里可能由于上拉晶体管的漏电而导致栅极驱动信号不能保持为低电平，从而通过现有的栅极驱动信号输出模块不能对栅极驱动信号很好的降噪的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，包括上拉节点控制模块、下拉节点控制模块、栅极驱动信号输出端和栅极驱动信号输出模块，所述栅极驱动信号输出模块分别与上拉节点、下拉节点、正相时钟信号输入端和所述栅极驱动信号输出端连接；所述下拉节点控制模块，分别与所述下拉节点和反相时钟信号输入端连接；

所述移位寄存器单元还包括：降噪模块，分别与降噪控制信号输出端和栅极驱动信号输出端连接。

实施时，所述下拉节点控制模块，用于在输出截止保持阶段，控制所述下拉节点的电位与所述反相时钟信号的电位相同；

在输出截止保持阶段，降噪控制信号和所述反相时钟信号相互反相；

所述降噪模块，用于当所述降噪控制信号有效时控制所述栅极驱动信号出端接入低电平；

所述正相时钟信号和所述反相时钟信号相互反相。

实施时，当包括多级所述移位寄存器单元的栅极驱动电路与2n个时钟信号输入端连接时，所述降噪控制信号输出端与第N+n级移位寄存器单元的下拉节点连接，n为正整数，N为本级移位寄存器单元在栅极驱动电路中的级数。

实施时，当n大于1时，所述降噪控制信号输出端还与第N+m级移位寄存器单元的下拉节点连接，m为小于n的正整数。

实施时，当所述栅极驱动电路与两个时钟信号输出端连接时，所述降噪控制信号输出端与相邻下一级移位寄存器单元的下拉节点连接；

所述降噪模块包括：降噪晶体管，栅极与所述相邻下一级移位寄存器单元的下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入低电平；

由第一时钟信号输入端为本级移位寄存器单元提供正相时钟信号，由第二时钟信号输入端为本级移位寄存器单元提供反相时钟信号；

由第二时钟信号输入端为相邻下一级移位寄存器单元提供正相时钟信号，由第一时钟信号输入端为相邻下一级移位寄存器单元提供反相时钟信号。

实施时，当所述栅极驱动电路与四个时钟信号输出端连接时，所述降噪控制信号输出端与第N+2级移位寄存器单元的下拉节点连接；

所述降噪模块包括：第一降噪晶体管，栅极与所述第N+2级移位寄存器单元的下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入低电平；

由第一时钟信号输入端为本级移位寄存器单元提供正相时钟信号，由第三时钟信号输入端为本级移位寄存器单元提供反相时钟信号；