[发明专利]一种基于FPGA图像翻转的硬件实现方法

说明书

本发明公开了一种基于FPGA图像翻转的硬件实现方法，将视频数据存放在DDR中，DDR工作在猝发模式，设计对应的DDR控制器以及FIFO的读写控制器。将DDR中数据划分成小块分别读入FIFO数组中，通过FIFO数组的数据重新拼接读写来实现每个小块图像的流水翻转，同时为了提高效率，采用了两组FIFO数组实现乒乓算法，一组FIFO在写数据实现翻转时，另一组FIFO读取DDR中图像数据。本发明利用FPGA并行数据处理的特点，直接对存放在SDRAM中的图像像素通过SDRAM控制器实现图像翻转，达到大数据的缓存和高速的要求，简化算法，提高效率。本发明在Xilinx的Virtex‑7XC7V585T平台上得到验证，整个模块可工作在285Mhz的时钟下，满足高清图像数据的传输要求。

技术领域

本发明公开了一种基于FPGA图像翻转的硬件实现方法，适用于高分辨率视频图像翻转处理，涉及图像处理技术领域。

背景技术

随着人们对视频图像的清晰度和细节显示要求的不断提高，高分辨率、高bit位的视频标准相继被推出，造成了数据处理量极大的增加，要求数据处理速度极大提高，意味着对数据缓存的容量和控制提出较高的要求。在常用的存储器中，SDRAM具有大容量和高速度的特点，并且价格也比较便宜，在视频图像处理中被广泛的用于图像缓存。但由于SDRAM的操作方式较复杂，常见的控制器支持的视频分辨率普遍都不高。在高分辨率的视频图像已经普及的今天，支持高分辨率的SDRAM控制器的设计也已经被越来越多的视频图像处理人士关注。

发明内容

本发明所要解决的技术问题是：针对现有技术的缺陷，提供一种基于FPGA图像翻转的硬件实现方法，针对高分辨率视频图像的翻转，将图像数据采集在DDR中，将DDR划分成小块分别读入FIFO数组中，通过FIFO数组的读写来实现图像的翻转，实现FPGA流水，提高速率，同时为了更好的节省时间提高效率，采用了两组FIFO数组实现乒乓算法。

本发明为解决上述技术问题采用以下技术方案：

一种基于FPGA图像翻转的硬件实现方法，具体的硬件结构包括DDR硬件、DDR控制器、FIFO读控制器、FIFO写控制器以及复数个FIFO存储器，所述DDR硬件与DDR控制器相连接，DDR控制器还分别与FIFO读控制器、FIFO写控制器相连接，FIFO读控制器、FIFO写控制器分别与对应的FIFO存储器相连接；

所述DDR控制器包括用户接口部分、逻辑控制部分以及物理层，其中，所述用户接口部分实现读写数据的缓存、调整数据格式为传输数据所需要的格式、将用户地址转换为DDR的bank、row和column形式；

所述逻辑控制部分包括bank、row和column配置机制以及仲裁单元，实现系统吞吐量和延时的优化；

所述物理层提供物理接口到DDR硬件，包含时钟、地址和控制生成逻辑，读写数据路径以及上电后DDR控制器的初始化。

作为本发明的进一步优选方案，所述DDR控制器的数据传输采用突发模式，从用户端发送控制字符；

当向FIFO存储器写数据时，发送完控制字符后，从用户写端口向FIFO存储器发送数据；

当由FIFO存储器读数据时，从用户读端口由FIFO存储器中读取数据。

作为本发明的进一步优选方案，所述FIFO读控制器的状态机分为三个状态：初始化、DDR工作以及读数据状态；

在初始化状态中，当DDR硬件初始化结束后DDR进入工作状态开始接收读写命令，向DDR控制器写入读命令，读取数据存放到相应的FIFO存储器中，读取完毕进入DDR工作状态。

作为本发明的进一步优选方案，所述DDR硬件为SDRAM，具体型号为CY7C1543KV18。