[发明专利]用于电子束直写（EBDW）光刻的下方吸收或传导层

说明书

相关申请的交叉引用

本申请要求于2015年1月14日提交的美国临时申请No.62/103,459的权益，其全部内容通过引用并入本文。

技术领域

本发明的实施例属于光刻领域，具体而言，属于涉及互补电子束光刻(CEBL)的光刻领域。

背景技术

过去几十年中，集成电路中对特征的缩放是日益增长的半导体工业背后的驱动力。缩放到越来越小的特征实现了功能单元在半导体芯片的有限基板面上增大的密度。

集成电路通常包括在本领域中称为过孔的导电微电子结构。过孔用于将过孔上方的金属线电连接到过孔下方的金属线。过孔通常由光刻工艺形成。代表性地，可以将光致抗蚀剂层旋涂在电介质层上，光致抗蚀剂层可以通过图案化掩模曝光于图案化光化辐射，然后可以将曝光的层显影以便在光致抗蚀剂层中形成开口。接下来，通过使用光致抗蚀剂层中的开口作为蚀刻掩模，可以在电介质层中蚀刻过孔的开口。该开口被称为过孔开口。最后，过孔开口可以用一种或多种金属或其它导电材料填充以形成过孔。

过去，过孔的尺寸和间隔逐渐减小，预计在未来，至少对于某些类型的集成电路(例如，高级微处理器、芯片组部件、图形芯片等)，过孔的尺寸和间隔将继续逐渐减小。过孔尺寸的一个度量是过孔开口的临界尺寸。过孔的间隔的一个度量是过孔间距。过孔间距表示最邻近的过孔之间的中心到中心的距离。当通过这种光刻工艺对具有极小间距的极小过孔图案化时，其本身存在几个挑战。

一个这样的挑战是，过孔和上覆金属线之间的交叠以及过孔和下方金属线之间的交叠通常需要被控制为四分之一过孔间距量级的高容差。在过孔间距随着时间缩放至越来越小时，交叠容差往往会随之以比光刻设备能够跟上的更大速度缩放。

另一个这样的挑战是，过孔开口的临界尺寸通常倾向于比光刻扫描仪的分辨能力更快地缩放。存在用以缩小过孔开口的临界尺寸的收缩技术。然而，收缩量往往受限于最小过孔间距以及收缩工艺的足够光学邻近校正(OPC)中性，并且不会显著损害线宽粗糙度(LWR)和/或临界尺寸均匀度(CDU)的能力。

又一个这样的挑战是，随着过孔开口的临界尺寸减小，光致抗蚀剂的LWR和/或CDU特性通常需要改进，以便保持临界尺寸预算的相同的总体分数。然而，目前大多数光致抗蚀剂的LWR和/或CDU特性的改进并不像过孔开口的临界尺寸的减小一样快。再一个这样的挑战是，极小的过孔间距通常倾向于低于甚至极紫外线(EUV)光刻扫描仪的分辨能力。因此，通常可以使用两个、三个或更多个不同的光刻掩模，这往往会增加成本。在某些时候，如果间距持续减小，则即使使用多个掩膜，也可能无法使用常规扫描仪对这些极小间距的过孔开口进行打印。

以同样的方式，与金属过孔相关联的金属线结构中的切割(即，中断)的制造面临类似的缩放问题。

因此，在光刻处理技术和能力方面需要改进。

附图说明

图1A示出了在层间电介质(ILD)层上形成的硬掩模材料层沉积之后但在图案化之前的起始结构的截面视图。

图1B示出了在通过间距减半对硬掩模层进行图案化之后的图1A的结构的截面视图。

图2示出了涉及间距除以6的基于间隔体的六重图案化(SBSP)处理方案中的截面视图。

图3示出了涉及间距除以9的基于间隔体的九重图案化(SBNP)处理方案中的截面视图。

图4是电子束光刻装置的电子束柱的截面示意图。

图5示出了反向散射电子的影响，展示了为本发明的实施例提供背景的问题。

图6示出了根据本发明的实施例的使用用于EBDW光刻的吸收和/或传导下层的优点。

图7A和7B包括与不借助用于不同孔径尺寸的这种层图案化的晶片相比较(图7B)的根据本发明的实施例的表示在借助下方吸收和/或传导金属层图案化的晶片上收集的数据的图(图7A)。

图8示出了根据本发明的实施例的先前层金属化结构的平面视图和对应的截面视图。

图9A示出了根据本发明的实施例的具有鳍状物的非平面半导体器件的截面视图。

图9B示出了根据本发明的实施例沿图9A的半导体器件的a-a'轴截取的平面视图。

图10示出了根据本发明的一个实施方式的计算设备。

图11示出了根据本发明的实施例的示例性计算机系统的方框图。

图12是实施本发明的一个或多个实施例的内插件。

图13是根据本发明的实施例构建的计算设备。

具体实施方式