[发明专利]具有并行延迟线和诸延迟线之间的内部开关的延迟电路、以及用于控制该延迟电路的方法和装备

说明书

背景

领域

本公开的诸方面一般涉及延迟，并尤其涉及延迟电路。

背景技术

芯片可以包括用于将该芯片上的电路(例如，存储器控制器)与外部存储器设备(诸如双倍数据率动态随机存取存储器(DDR DRAM))对接的存储器接口。该存储器接口可以包括用于调整存储器接口中的信号(例如，数据信号)的定时的延迟电路。例如，存储器接口可以包括延迟电路以补偿数据信号之间的偏斜(例如，由于存储器接口与外部存储器设备之间的数据线的长度失配所引起的偏斜)。在另一示例中，存储器接口可以包括延迟电路以使得用于数据采样的数据选通信号在数据信号的转变之间居中。

概述

以下给出对一个或多个实施例的简化概述以提供对此类实施例的基本理解。此概述不是所有构想到的实施例的详尽综览，并且既非旨在标识所有实施例的关键性或决定性要素亦非试图界定任何或所有实施例的范围。其唯一的目的是要以简化形式给出一个或多个实施例的一些概念以作为稍后给出的更加具体的说明之序。

根据一方面，本文描述了一种延迟电路。该延迟电路包括第一延迟路径和第二延迟路径，第一延迟路径具有输入和输出，其输入耦合到该延迟电路的输入，第二延迟路径具有输入和输出，其输入耦合到该延迟电路的输入。该延迟电路还包括多个开关，其中每个开关耦合在该第一和第二延迟路径上的不同点之间，并且每个开关配置成响应于多个选择信号中的对应一者而导通或关断。该延迟电路进一步包括复用器，该复用器具有耦合到该第一延迟路径的输出的第一输入、耦合到该第二延迟路径的输出的第二输入、以及耦合到该延迟电路的输出的输出，其中该复用器配置成响应于第二选择信号而选择性地将该第一和第二延迟路径的输出中的一者耦合到该延迟电路的输出。

第二方面涉及一种用于控制延迟电路的延迟的方法。该延迟电路包括第一和第二延迟路径以及多个开关，其中该多个开关中的每一者耦合在该第一和第二延迟路径上的不同点之间。该方法包括将要延迟的信号输入到该第一延迟路径的输入和该第二延迟路径的输入，根据多个延迟设置中期望的一者来导通或关断每个开关，以及根据该多个延迟设置中该期望的一者来选择该第一延迟路径的输出或该第二延迟路径的输出。

第三方面涉及一种用于控制延迟电路的延迟的装备。该延迟电路包括第一和第二延迟路径以及多个开关，其中该多个开关中的每一者耦合在该第一和第二延迟路径上的不同点之间。该装备包括用于将要延迟的信号输入到该第一延迟路径的输入和该第二延迟路径的输入的装置，用于根据多个延迟设置中期望的一者来导通或关断每个开关的装置，以及用于根据该多个延迟设置中该期望的一者来选择该第一延迟路径的输出或该第二延迟路径的输出的装置。

为能达成前述及相关目的，这一个或多个实施例包括在下文中充分描述并在权利要求中特别指出的特征。以下说明和所附插图详细阐述了这一个或多个实施例的某些解说性方面。但是，这些方面仅仅是指示了可采用各个实施例的原理的各种方式中的若干种，并且所描述的实施例旨在涵盖所有此类方面及其等效方案。

附图简要说明

图1示出了具有可调谐电容性负载的精细延迟电路的示例。

图2示出了根据本公开的一实施例的精细延迟电路的示例。

图3是根据本公开的一实施例针对不同延迟设置示出延迟的示例性标绘。

图4是根据本公开的实施例针对不同延迟设置示出延迟电路中被导通的开关的示例性表格。

图5示出了根据本公开一实施例的精细延迟电路的示例性实现。

图6示出了用于与外部存储器设备对接的存储器接口的示例。

图7是解说根据本公开的一实施例的用于控制延迟的方法的流程图。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。