[发明专利]提供使用SRAM及非挥发性记忆体装置的多页读写方法及设备

权利要求书

1.一种能够储存信息之记忆装置，其包含：

一静态随机存取记忆体(SRAM)电路，其具有一输出终端和一输入终端，且被配置成暂时储存响应于该输入终端之位线(BL)信息的信息；

一第一非挥发性记忆体串，其具有至少一非挥发性记忆格(memory cell)且耦接于该SRAM之输出终端；

一第一漏极选择闸极(DSG)，其耦接于该SRAM且可操作地控制：将该SRAM之输出终端的信息储存至该第一非挥发性记忆体之时序；

一第二非挥发性记忆体串，其具有至少一非挥发性记忆格且耦接于该SRAM之该输出终端；以及

一第二漏极选择闸极(DSG)，其耦接于该SRAM且被配置成控制：将该SRAM之输出终端的信息储存至该第二非挥发性记忆体串之时序。

2.如权利要求1所记载之记忆装置，其中该SPRAM电路进一步包括一负输出终端及一负输入终端，其中该负输入终端耦接于一负位线(BL)。

3.如权利要求2所记载之记忆装置，其系更进一步包含：

一第三非挥发性记忆体串，其具有至少一非挥发性记忆格，且系耦接于该SRAM之该负输出终端；以及

一第三漏极选择闸极(DSG)，其耦接于该SRAM，且系可操作成控制：将该SRAM之该负输出终端的信息储存至该第三非挥发性记忆体之时序。

4.如权利要求3所记载之记忆装置，其系更进一步包含：

一第四非挥发性记忆体串，其具有至少一非挥发性记忆格，且系耦接于该SRAM之该负输出终端；以及

一第四漏极选择闸极(DSG)，其耦接于该SRAM，且系可操作成控制：将该SRAM之该负输出终端的信息储存至该第四非挥发性记忆体之时序。

5.如权利要求1所记载之记忆装置，其中该SRAM电路系耦接于一SRAM字线(WL)、位线(BL)、及负位线(BL)，且该SRAM电路系能够提供高速挥发性记忆储存。

6.如权利要求1所记载之记忆装置，其中该第一挥发性记忆串包括至少一个NAND非挥发性记忆格、一源极选择闸极(SSG)、及一源极线(SL)。

7.如权利要求6所记载之记忆装置，其中该NAND非挥发性记忆格系配置成在正常操作及紧急电源消耗中之一个期间储存数据。

8.如权利要求7所记载之记忆装置，其中该第一非挥发性记忆体串包括复阵列的非挥发性记忆格页串(memory cells page strings)，其中该等页串系以串联方式互相连接。

9.如权利要求7所记载之记忆装置，其中该第一非挥发性记忆体串包括复阵列的非挥发性记忆格页串，其中该等页串系以并联方式互相连接。

10.如权利要求1所记载之记忆装置，其中该第一非挥发性记忆体串包括至少一个p通道金属氧化半导体(PMOS)非挥发性记忆格、一源极选择闸极(SSG)、及一源极线(SL)。

11.如权利要求1所记载之记忆装置，其中该第一非挥发性记忆体串包括至少一个硅-氧-氮-氧-硅(SONOS)非挥发性记忆格、一源极选择闸极(SSG)、及一源极线(SL)。

12.一种使记忆装置中之非挥发性记忆格程序化之方法，其包含：

将一第一漏极选择闸极(DSG)之一DSG讯号予以活化(activating)，藉以使得一静态随机存取记忆体(SRAM)之一输出终端与一第一非挥发性记忆体串连接；

驱动与该第一非挥发性记忆体串之非挥发性记忆格相连接之第一字线(WLs)中之一者，使之达到一程序化电压，并驱动剩余之第一字线达到通过电压；以及

当继续将该第一非挥发性记忆体串中之非挥发性记忆格程序化时，使该第一DSG之该第一DSG讯号去活化(deactivating)，藉以使得该第一非挥发性记忆体串逻辑上与该SRAM中止连接。

13.如权利要求12所记载之方法，其系更进一步包含：将耦接于该SRAM之该输出终端之一第二DSG之一第二DSG讯号活化，藉以使得一第二非挥发性记忆体串与该SRAM连接。

14.如权利要求13所记载之方法，其系更进一步包含：驱动与该第二非挥发性记忆体串之非挥发性记忆格相连接之第二字线(WLs)中之一者，使之达到一程序化电压，并驱动剩余之第二字线使其达到通过电压。