[发明专利]非易失性存储器模块

说明书

技术领域

本公开一般地涉及电子设备的领域。更特别地，本发明的一些实施例一般地涉及非易失性存储器模块。

背景技术

例如多核处理的系统架构中的持续进步和应用中的进步要求存储器系统中的对应进步。非易失性存储器系统提供胜过易失性存储器的若干优点。然而，将现有存储器系统（例如双列直插式存储器模块（DIMM））适配成结合非易失性存储器的能力由于包括成本、功率管理和热管理的若干因素而受限。

相应地，将非易失性存储器模块结合到现有存储器架构中的技术可能发现实用。

附图说明

参考附图来提供详细描述。在图中，参考号码的（一个或多个）最左数位标识该参考号码首次出现在其中的图。不同附图中的相同参考号码的使用指示类似或相同的物品。

图1是根据本文中讨论的各种示例的包括存储器模块的系统的示意性框图图示。

图2A-2B是可以根据本文中讨论的各种实施例实现的非易失性存储器模块的示例性架构的示意性框图。

图3是可以根据本文中讨论的各种实施例实现的非易失性存储器模块的电气架构的示意性框图。

图4和5A-5B是图示了根据本文中讨论的各种实施例的实现非易失性存储器模块的方法中的操作的流程图。

图6-10是根据本文中讨论的各种实施例的可以被适配成实现非易失性存储器模块的电子设备的示意性框图图示。

具体实施方式

在本文中描述了非易失性存储器模块，其被配置成以用于诸如双数据速率（DDR）同步动态随机存取存储器（DDS SDRAM）之类的易失性存储器的双列直插式存储器模块（DIMM）形式因子操作。更特别地，在本文中描述了结合执行功率管理功能的板载控制器的存储器模块，所述功率管理功能使能符合由联合电子设备工程委员会（JEDEC）发布的针对DIMM的易失性存储器（例如DDR SDRAM）标准的存储器模块，所述标准在2012年9月公布的文档号码JESD79-4下在www.jedec.org处的JEDEC网站处为公众可用。为了实现这一点，可以将功率管理控制器结合到存储器模块上以将来自输入功率轨（power rail）的功率从输入电压转换成不同于输入电压的至少一个输出电压。功率管理控制器执行下面更详细描述的附加功能。

在以下描述中，阐述众多特定细节以便提供对各种实施例的透彻理解。然而，可以在没有特定细节的情况下实践本发明的各种实施例。在其他实例中，并未详细描述公知的方法、过程、组件和电路以便不使本发明的特定实施例模糊。进一步地，可以使用各种部件来执行本发明的实施例的各种方面，所述各种部件诸如集成半导体电路（“硬件”）、组织成一个或多个程序（“软件”）的计算机可读指令或硬件和软件的某组合。出于本公开的目的，对“逻辑”的引用将意味着硬件、软件或其某组合。

图1是根据本文中讨论的各种示例的包括存储器模块的系统的示意性框图图示。参考图1，系统主存储器100提供运行时数据存储和向CPU 110提供对（未示出的）系统盘存储存储器的内容的访问。CPU 110可以包括高速缓存，其将存储主存储器100的内容的子集。

在该实施例中存在两个存储器级别。主存储器100包括被示出为近存储器（DRAM）120的一个级别的易失性存储器和被示出为远存储器130的一个级别的存储器。远存储器可以包括易失性存储器（例如静态随机存取存储器（SRAM）、动态随机存取存储器（DRAM））、非易失性存储器，或者可以包括非易失性存储器，例如相变存储器、NAND（闪速）存储器、铁电随机存取存储器（FeRAM）、基于纳米线的非易失性存储器、结合忆阻器技术的存储器、诸如相变存储器（PCM）之类的三维（3D）交叉点存储器、磁阻随机存取存储器（MRAM）、自旋转移扭矩存储器（STT-RAM）或NAND闪存。在该实施例中，近存储器120起远存储器130的低等待时间和高带宽（即，用于CPU 110访问）高速缓存的作用，所述远存储器130可能具有值得注意地较低的带宽和较高的等待时间（即，用于CPU 110访问）。

在该实施例中，近存储器120由近存储器控制器（NMC）125管理，而远存储器130由远存储器控制器（FMC）135管理。FMC 135将远存储器130作为主存储器报告给系统操作系统（OS）——即系统OS将远存储器130的大小识别为系统主存储器100的大小。系统OS和系统应用“未意识到”近存储器120的存在，因为其是远存储器130的“透明”高速缓存。