[发明专利]宽带占空比校正电路

说明书

相关申请

本申请要求于2014年6月9日提交的美国专利申请序列号14/299,779的权益，其通过引用整体纳入于此。

技术领域

本申请涉及占空比校正，尤其涉及配置成独立地延迟未校正时钟信号的上升沿和下降沿的占空比校正电路。

背景技术

双数据速率(DDR)传输将数据时钟的下降沿和上升沿两者用于数据传送和接收。DDR源在每个时钟边沿处传送数据位或字。类似地，DDR接收机在每个时钟边沿处接收数据位或字。相反，以相同时钟速率进行单数据速率传输将慢一倍，因为将仅使用时钟边沿中的一个。尽管DDR的使用由此是相当流行的，但是由于与单边沿数据传输相比它的定时要求更严格，它面临数种挑战。

例如，DDR时钟应当具有50％的占空比。可容易地领会到为何针对时钟的上升/下降沿的50-50的占空比划分允许接收机和发射机在每个时钟边沿下有可能具有的时间最多。因为占空比偏离该理想的50-50划分，所以时钟状态中的一种在每个时钟循环中具有比剩余状态更少的时间。接收机的数据眼随后开始针对缩短的时钟状态折叠，这导致不期望的数据传输错误。

给定争取50％占空比的重要性，已经实现了各种占空比校正电路。就此而言，DDR源将时钟和相应的数据两者传送给DDR接收机。因此数据路径和时钟路径应当具有平衡的延迟。因为占空比校正电路被插入到时钟路径中，所以该占空比校正电路应当具有尽可能小的插入延迟以使得不增加抖动。但是常规的占空比校正电路通常具有不期望的插入延迟电平。例如，一种占空比校正技术涉及选择性地针对上升和下降时钟边沿增大PMOS和NMOS器件中的切换电流。这种技术具有有限的校正范围，因此为了实现较宽的校正范围需要若干级级联到一起，这导致大的插入延迟并且还要求更多的功率。

替换的常规占空比校正电路涉及使用当前时钟边沿中的一个(或上升或下降)来生成半循环时钟脉冲。为了产生剩余的补充时钟边沿以完成时钟循环，占空比校正电路将当前时钟边沿延迟半个时钟循环并将其反相以创建补充边沿。尽管这种技术与改变切换电流相比提供了更大的校正范围，但是注意到DDR系统的时钟频率的范围可从相对较低的频率(诸如几百MHz)到若干GHz。在较低的频率处，生成补充时钟边沿所需的半时钟循环延迟变得可观。实现此类冗长的延迟要求相当大量的功率。

相应地，在本领域中需要具有最小抖动和失真的功率高效的改进占空比校正电路。

发明内容

提供了具有用于独立地延迟未校正时钟信号的上升沿或下降沿的上升沿可变延迟电路以及下降沿可变延迟电路的占空比校正电路。哪个可变延迟电路是活跃的取决于未校正时钟信号的未校正占空比与经校正时钟信号的期望占空比的比较以及经校正时钟信号相对于未校正时钟信号是否被反相。在其中经校正时钟信号相对于未校正时钟信号被反相并且其中未校正占空比大于期望占空比的实施例中，下降沿可变延迟电路延迟未校正时钟以产生第一经延迟信号。在此类实施例中，在未校正占空比超过期望占空比时，上升沿可变延迟电路将不对未校正时钟信号施加延迟来产生第二经延迟信号。相反，如果在此类实施例中的经反相的经校正时钟信号的未校正占空比小于期望占空比，则上升沿可变延迟电路延迟第二经延迟信号以使得经校正时钟信号具有期望占空比。在未校正占空比超过期望占空比时，下降沿可变延迟电路不对第一经延迟信号施加延迟。

在其中经校正时钟信号相对于未校正时钟信号不被反相的替换实施例中，上升沿和下降沿可变延迟电路在经校正和未校正时钟信号两者中延迟它们相应的时钟边沿。

附图说明

图1A是根据本公开的第一实施例的占空比校正电路的电路图。

图1B是根据本公开的第二实施例的占空比校正电路的电路图。

图2是根据本公开的第三实施例的占空比校正电路的电路图。

图3A是根据本公开的第四实施例的脉冲发生器的电路图。

图3B是根据本公开的第五实施例的脉冲发生器的电路图。

图4是用于本文所公开的各种占空比校正电路的操作方法的流程图。

所公开的输入接收机的各实施例及其优势通过参考以下详细描述来被最好地理解。应当领会，在一个或多个附图中所解说的相同的参考标记被用来标识相同的元件。

具体实施方式