[实用新型]一种改进的异或门逻辑单元电路

说明书

所属技术领域

本实用新型涉及集成电路技术领域，更具体的涉及一种改进的异或门逻辑单元电路。

背景技术

随着集成电路工艺尺寸的不断缩小和设计技术的快速发展，集成电路朝着更大规模、更复杂的趋势发展，功耗已经成为集成电路发展面临的严峻挑战之一。这在移动应用领域显得尤为重要。而为了保证信息安全，对数据进行加密解密运算是必不可少的，这其中经常会用到大量的异或门逻辑单元。

传统的异或门逻辑单元主要由12个晶体管组成，包括6个PMOS晶体管和6个NMOS晶体管，如图1所示。这种异或门电路是一种镜像结构，长久以来都是主流的电路结构。但是，随着电路工艺尺寸的缩小和工作频率的提高，它存在着管子数量较多，功耗较大的问题。

实用新型内容

本实用新型所要解决的技术问题是克服上述传统的异或门单元存在的管子数量较多，功耗较大的问题，提供一种改进的异或门逻辑单元电路结构，有效的解决电路的功耗问题。

本实用新型解决上述问题所采用的技术方案是：减少晶体管的数量，采用两级电路连接来组成异或门电路单元。

本实用新型是通过以下技术方案来实现的：一种改进的异或门逻辑单元电路，由PMOS晶体管P1、P2和NMOS晶体管N1、N2组成第一级电路；

PMOS晶体管P3、P4、P5和NMOS晶体管N3、N4、N5组成第二级电路。

第一级电路中，PMOS晶体管P1和PMOS晶体管P2串联，NMOS晶体管N1和NMOS晶体管N2并联。其中，P1的源级连接电源VDD，栅极连接输入信号A，漏极与P2的源级短接；P2的栅极连接输入信号B，漏极与N1和N2的漏极短接；N1的栅极连接输入信号A，N2的栅极连接输入信号B，N1和N2的源级共同连接电源地VSS。

第二级电路中，PMOS晶体管P3和PMOS晶体管P4并联，然后和PMOS晶体管P5串联；NMOS晶体管N3和NMOS晶体管N4串联，然后和NMOS晶体管N5并联。其中，P5的源级连接电源VDD，漏极与P3和P4的源级短接，栅极与N5的栅极共同连接到P2的漏极；P3的栅极连接输入信号A，P4的栅极连接输入信号B，N3的栅极连接输入信号A，N4的栅极连接输入信号B；N3的源级与N4的漏极短接，N4和N5的源级共同连接电源地VSS，N3和N5的漏极与P3和P4的漏极短接在一起，并引出电路输出信号Z。

因此，本实用新型所使用的晶体管数量为10个，比传统的异或门逻辑单元电路少2个晶体管。

本实用新型的有益效果是使用了较少的晶体管实现了异或运算逻辑，减小了面积，降低了功耗。

附图说明

图1是传统的异或门电路图。

图2是本实用新型改进的异或门逻辑单元电路图。

具体实施方式

以下结合附图和实施例对本实用新型进一步说明。

本实用新型提供了一种改进的异或门逻辑单元电路，采用两级电路连接，实现了异或逻辑。第一级电路由PMOS晶体管P1、P2和NMOS晶体管N1、N2组成，第二级电路由PMOS晶体管P3、P4、P5和NMOS晶体管N3、N4、N5组成。

第一级电路中，PMOS晶体管P1和PMOS晶体管P2串联，NMOS晶体管N1和NMOS晶体管N2并联。其中，P1的源级连接电源VDD，栅极连接输入信号A，漏极与P2的源级短接；P2的栅极连接输入信号B，漏极与N1和N2的漏极短接；N1的栅极连接输入信号A，N2的栅极连接输入信号B，N1和N2的源级共同连接电源地GND。事实上，这第一级电路就是一个典型的或非门电路单元。

第二级电路中，PMOS晶体管P3和PMOS晶体管P4并联，然后和PMOS晶体管P5串联；NMOS晶体管N3和NMOS晶体管N4串联，然后和NMOS晶体管N5并联。其中，P5的源级连接电源VDD，漏极与P3和P4的源级短接，栅极与N5的栅极共同连接到P2的漏极；P3的栅极连接输入信号A，P4的栅极连接输入信号B，N3的栅极连接输入信号A，N4的栅极连接输入信号B；N3的源级与N4的漏极短接，N4和N5的源级共同连接电源地GND，N3和N5的漏极与P3和P4的漏极短接在一起，并引出电路输出信号Z。事实上，这第二级电路就是一个典型的与或非电路单元。

当输入信号A和输入信号B均为逻辑0时，P1和P2均导通，N1和N2均截止，第一级电路输出为高电平，使得P5截止，N5导通。所以，N5的漏极输出就为低电平，即输出信号Z为0。