[实用新型]一种新型的高面积效率低压触发可控硅

说明书

技术领域

本实用新型涉及一种新型的高面积效率低压触发可控硅，属于集成电路技术领域。

背景技术

自然界的静电放电（ESD）现象对集成电路的可靠性构成严重的威胁。在工业界，集成电路产品的失效37%都是由于遭受静电放电现象所引起的。而且随着集成电路的密度越来越大，一方面由于二氧化硅膜的厚度越来越薄（从微米到纳米），器件承受的静电压力越来越低；另一方面，容易产生、积累静电的材料如塑料，橡胶等大量使用，使得集成电路受到静电放电破坏的几率大大增加。

静电放电现象的模式通常分为四种：HBM（人体放电模式），MM（机器放电模式），CDM（组件充电放电模式）以及电场感应模式（FIM）。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD电流进行泄放。

在集成电路的正常工作状态下，静电放电保护器件是处于关闭的状态，不会影响输入输出引脚上的电位。而在外部静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速的排放掉静电电流。

然而随着CMOS工艺制程的不断进步，器件尺寸不断减小，核心电路承受ESD能力大大降低，对于低压IC（集成电路）的ESD防护而言，一个有效的静电放电防护器件必须能够保证相对低的触发电压（不能高于被保护电路的栅氧击穿电压），相对高的维持电压（对电源防护而言，要高于电源电压以避免闩锁效应），提供较强的ESD保护能力（ESD鲁棒性），并占用有限的布局面积。为了避免闩锁风险，可以通过提高维持电流，提高维持电压来解决。因此在保证低触发电压的优点的同时，进一步提高其维持电压显得十分必要。

作为一种常用的ESD防护结构，可控硅被广泛的应用于集成电路芯片I/O端口以及电源域的防护中。可控硅有着高鲁棒性、制造工艺简单等优点。但可控硅也有着开启速度慢，开启电压高，维持电压低等缺点，对集成电路输入输出端MOS管的栅极氧化层保护不能起到很好的效果。在28nm CMOS工艺下，芯片的单位面积成本提高，这就要求单个的静电防护器件不仅有较小的面积，还要有尽可能大的电流泄放能力，也就是总体面积效率高。常规的低压触发可控硅往往单个面积较大，不符合高面积效率要求。

实用新型内容

目的：为了克服现有技术中存在的不足，本实用新型提供一种新型的高面积效率低压触发可控硅。

技术方案：为解决上述技术问题，本实用新型采用的技术方案为：

一种新型的高面积效率低压触发可控硅，包括P型衬底、N阱、P阱、 P+注入区、N+注入区、多晶硅栅、浅槽隔离、阴极、阳极，所述N阱包括第一N阱、第二N阱，所述N+注入区包括第一N+注入区、第二N+注入区，所述P型衬底上沿横向依次设置有第一N阱、P阱、第二N阱；所述P+注入区设置在第一N阱上，所述第一N+注入区跨设在第一N阱和P阱上，所述第二N+注入区跨设在P阱和第二N阱上；所述多晶硅栅设置在P阱上；所述P+注入区接入阳极，所述多晶硅栅和第二N+注入区均接入阴极；所述P+注入区和外部结构之间通过浅槽隔离进行隔离，所述P+注入区和第一N+注入区之间通过浅槽隔离进行隔离，所述第二N+注入区和外部结构之间通过浅槽隔离进行隔离。

有益效果：本实用新型提供的一种新型的高面积效率低压触发可控硅，采用多晶硅栅、第一N+注入区、第二N+注入区在P阱上构成内嵌栅接地NMOS结构，通过栅接地NMOS触发可控硅，具有触发电压低的特点。由于该静电防护器件的阳极不和内嵌NMOS的漏端直接连接，在器件开启后，电流主要通过可控硅路径泄放，因此可控硅路径中的寄生三极管正反馈作用强，器件的维持电压低，最大电流泄放能力强。同时该防护器件用P+注入区、第一N阱、P阱以及第二N+注入区就能实现可控硅路径，单个器件面积小，因此总体面积效率高。符合低压CMOS工艺下1.8 V I/O器件的ESD窗口，能起到有效防护作用。整个防护器件结构简单，稳定可靠。

附图说明

图1为本实用新型的剖面正视图；

图2为本实用新型的俯视图。

具体实施方式

下面结合附图对本实用新型作更进一步的说明。