[实用新型]时钟产生电路

说明书

技术领域

本实用新型涉及一种时钟产生电路。

背景技术

高速高精度模数转换电路(ADC)在许多领域有着广泛的应用，无论从卫星通信，数据通信还是多媒体应用，都离不开高速高精度的高速高精度模数转换电路。在目前的高速高精度模数转换电路的系统框架中，一般都是采用timing interleaved的结构，用多个低速的模数转换电路交织成一个高速的模数转换电路。

在目前通用的timing interleaved ADC的架构中，多个(一般是4个或者8个)独立的ADC对同一个输入信号进行采样，而每个ADC采样的时刻，是由时钟控制电路产生，比如锁相环(PLL)或者延迟锁相环(DLL)。在最后的数字域，将他们的输出合成一个高采样率输出的数字信号。如图1和图2所示。在这种架构的ADC中，对时钟的要求极高，对于送到每一个ADC的clock，除了对其jitter有严格的要求外，其skew(偏离理想位置的大小)也严重制约着整个ADC的性能。这都对timing interleaved ADC的时钟产生电路提出了严格的要求。

为了使clock更容易满足高速ADC应用的需要，论文“A 480mW 26GS10 bit Time-Interleaved ADC with 48.5dB SNDR up to Nyquist in 65nm CMOS”(IEEE，JSSC，VOL.46，NO.12，DECEMBER 2011)中提出来T/H hierarchy的结构。与传统结构不同的是，不是每条lane的ADC都用一个T/H(track and hold)电路，而是整个timing interleaved ADC只用一个T/H，而将T/H的输出再接到每一个次模数转换电路(subADC)，如图3所示。这样的好处是只有T/H的时钟要求是最高的，而subADC的clock的要求可以降低。而T/H的时钟可以用外部的高质量的时钟经过简单的缓冲直接使用，subADC的clock再由内部的时钟产生电路来产生时钟。

当T/H和subADC使用的时钟类型相同时，比如都是CMOS电平，可以很方便的将T/H的时钟和subADC的时钟进行对齐。当两者的时钟类型不一样时，比如T/H使用LVDS电平，而subADC使用CMOS电平，就需要专门的时钟产生电路来产生他们并将它们对齐。这种情况在实际应用中是经常出现的，比如外部的高质量的输入clock通常都是LVDS电平信号，而T/H为了能实现高速采样，往往也不使用CMOS电平。而针对这样的使用，还没有相对应的时钟解决方案。

实用新型内容

本实用新型目的是：提供一种时钟产生电路，尤其当T/H的时钟类型和subADC的时钟类型不一致时，使用延迟锁相环来对齐T/H的时钟的时钟和subADC的时钟，同时，使用多相位的延迟锁相环为subADC的subStage产生不随工艺，电压，稳定变化的延迟和非交叠。

本实用新型的技术方案是：一种时钟产生电路，其包括：用于对齐T/H采样时钟的第一延迟锁相环、用于产生多相位的时钟输出的第二延迟锁相环、以及利用第二延迟锁相环的时钟而产生次模数转换电路所需要时钟的相位产生电路，其中所述第一延迟锁相环用于将不同的电平的T/H采样时钟和一个内部的时钟进行对齐，并生成输出的时钟送到第二延迟锁相环的输入端，而所述第二延迟锁相环接收第一延迟锁相环产生的时钟，并用延时链产生多相位的时钟，且经过和第一延迟锁相环同样的逻辑延时后送到相位产生电路，而相位产生电路生成次模数转换电路所需要的时钟。由此本实用新型使用延迟锁相环来对齐T/H的时钟和次模数转换电路(subADC)的内部时钟，同时，并用延迟锁相环产生的多相位时钟来实现subADC内部的clock直接的延迟和非交叠等时钟；当T/H的时钟类型和subADC不一样时，使用2个DLL，第一延迟锁相环用来对齐时钟，而第二延迟锁相环用来产生多相位时钟，并使用相位产生电路来产生每个subADC每一个stage所需要的时钟。当T/H的时钟类型和subADC一样时，第一延迟锁相环(DLL1)不是必须的，可以仅使用第二延迟锁相环(DLL2)来产生多个相位，然后再用相位产生电路产生每个subADC每一个stage所需要的时钟。

在上述技术方案的基础上，进一步包括如下附属技术方案：

所述第一延迟锁相环包括用于不同电平类型对齐的鉴相器、以及与第二延迟锁相环和相位产生电路相匹配的延时模块。

所述第二延迟锁相环包括产生多相位的延时链、和与第一延迟锁相环相匹配的延时模块。