[实用新型]迟滞比较器及电平触发电路有效
申请号: | 201520062400.5 | 申请日: | 2015-01-29 |
公开(公告)号: | CN204334522U | 公开(公告)日: | 2015-05-13 |
发明(设计)人: | 范艳根 | 申请(专利权)人: | 深圳市辰卓科技有限公司 |
主分类号: | H03K5/22 | 分类号: | H03K5/22 |
代理公司: | 无 | 代理人: | 无 |
地址: | 518000 广东省深圳市南山*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 迟滞 比较 电平 触发 电路 | ||
技术领域
本实用新型涉及比较器领域,特别涉及一种迟滞比较器及电平触发电路。
背景技术
请参见图1,这是一种最常见的迟滞比较器,由比较器接成正反馈的形式。该类迟滞比较器由于信号输入端Vin0直接和比较器A的负输入端相连,所以对输入信号有一定的要求,限制了输入信号的范围。而且,在实际的电路设计中,对于前端输出的信号我们无法精确地控制,如果输出的信号不符合迟滞比较器对输入信号的要求,将导致迟滞比较器的信号输出端Vout0的输出不稳定或者无输出,从而影响整个系统的性能。
图2为迟滞比较器的传输特性原理图,该类迟滞比较器的阈值电压VTH1、VTH2主要依靠电阻R01、R02的阻值决定,可调节范围有限且精度不够。虽然随后出现了基于施密特触发器电路的阈值电压可调的一类迟滞比较器,但是此类迟滞比较器的阈值电压还受生产工艺、电源电压及温度的影响,使得迟滞宽度不够宽且不够精确,在实际应用中仍存在较大的缺陷,很难满足设计所要求的精度。
此外,现有的电平触发电路通常通过ADC(模数转换器)对触发信号进行采样并转换为数字信号后,再由其他数字处理芯片进行相关处理。该类触发电路主要还存在以下缺陷:(1)响应不及时,ADC的采样转换以及数字信号的相关处理都需要一定的时间,就会导致实际动作会比触发延迟;(2)抗干扰性不强,对数据信号进行相关处理以判断出触发信号,总存在些误操作。
实用新型内容
本实用新型的目的在于提供一种迟滞比较器,用于解决现有技术中的迟滞比较器输入信号范围受限、以及阈值电压可调范围受限且精度不够的问题。
本实用新型的目的还在于提供一种电平触发电路,其包括上述输入信号范围可程控、阈值电压可调的高精度的迟滞比较器,从而实现触发电平在单/双极性范围内任意可调、以及可适用于任何外部设备。
为了解决上述技术问题,本实用新型提供如下技术方案:
本实用新型提供一种迟滞比较器包括:一比较器及与所述比较器连接的用于调节阈值电压的一调节单元,所述比较器具有两输入端及一输出端,所述调节单元包括一电压基准电路、与电压基准电路连接的一电阻反馈电路、及与电阻反馈电路连接的一运算放大器,其中,所述运算放大器的输出端连接至所述比较器的其中一输入端。
优选地,所述电压基准电路包括一控制器及与所述控制器连接的一数模转换器(DAC),所述控制器用于输入一预设参数至所述数模转换器,所述数模转换器用于根据所述预设参数及第一参考电压输出一基准电压至所述电阻反馈电路。
优选地,所述迟滞比较器的步进精度为其中,N为所述数模转换器的分辨率,Vref为所述第一参考电压。
优选地,所述电阻反馈电路包括串联的电阻R1与电阻R2,电阻R1的一端用于输入第二参考电压,电阻R2的一端连接至所述运算放大器的输出端,电阻R1的另一端与电阻R2的另一端之间的电位点连接至所述运算放大器的其中一输入端。
优选地,所述比较器为同相输入比较器,所述比较器的两输入端为一正输入端与一负输入端,一输入电压输入至该正输入端,所述运算放大器的输出端连接至该负输入端,所述比较器的输出端反馈回该正输入端。
优选地,所述迟滞比较器还包括一供电电源、以及串联的电阻R4与电阻R5,电阻R4的一端连接至所述供电电源,电阻R5的一端连接至外部设备,电阻R4的另一端与电阻R5的另一端之间的电位点连接至所述比较器的输出端,以使所述迟滞比较器可任意输出单极性或双极性输出电压。
本实用新型还提供一种电平触发电路,其包括如上所述的迟滞比较器。
由以上本实用新型提供的技术方案可见,与现有技术相比,本实用新型的迟滞比较器及电平触发电路,具有以下有益效果:迟滞比较器具有输入信号范围可程控、阈值电压可调且精度高等特点,电平触发电路具有触发电平在单/双极性范围内任意可调、响应及时、通用性强及抗干扰性强等特点。
附图说明
为了更清楚地说明本实用新型各实施例或现有技术中的技术方案,下面将对本实用新型各实施例或现有技术描述中所需要使用的附图作简单的介绍。显而易见地,下面描述中的附图仅仅是本实用新型的一些实施例,对于本领域的普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为现有技术的迟滞比较器的电路原理图。
图2为迟滞比较器的传输特性原理图。
图3为本实用新型的迟滞比较器的结构示意图。
图4为本实用新型一实施例的迟滞比较器的电路原理图。
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