[发明专利]一种基于可重构计算阵列的协处理器

说明书

技术领域

本发明涉及可重构计算阵列的协处理器。

背景技术

随着科学技术的进步，人们对计算性能的要求越来越高，高性能信号处理广泛应用于图像处理、科学计算以及工业控制等领域。另外，这些包含高级信号处理技术和密集计算工作的高性能信号处理应用领域对于系统的实时性和通用性的要求也在逐年提高，对计算系统的计算要求也越来越高。

现有的通用处理器，包括CPU（CentralProcessingUnit，中央处理器）和DSP(DigitalSignalProcessing,数字信号处理)，也可以完成高性能信号处理算法的实现，但是依然存在以下问题：通用处理器为了实现通用性，结构较为复杂，用于浮点矩阵运算需要付出较大的功耗和面积代价，另外通用处理器基于指令流执行任务的特点使得其在密集型算法实现上消耗过长的时间。

随着半导体制造技术的发展，FPGA逻辑容量大大提升也使得大型数字电路系统可以映射在单片的FPGA芯片上，但FPGA基于查找表（LookUpTable,LUT）的实现方式决定了它的芯片面积相比于专用集成电路（ApplicationSpecificIntegratedCircuit,ASIC）要大得多。

另一种提高计算性能的设计思路是针对特定的算法设计专用加速硬件模块，例如专用的FFT模块，矩阵求逆模块以及滤波运算模块等，但在一个系统中集成过多的加速模块无疑会加大硬件资源以及面积开销。

发明内容

本发明的目的在于提供一种基于可重构硬件的协处理器，使用固定的硬件运算资源，通过配置信息的改变可实现不同算法的加速。为实现上述目的，本发明的协处理器包括

主控制器，接收外部通用处理器发出的控制信息，再解析所述控制信息，并发出相应的配置指令，所述配置指令包括传输参数与算法参数；

重构控制器，根据所述配置指令中的算法参数，发出配置信息，所述配置信息包括用于选择和组织运算核心单元中的逻辑算法的执行信号与内部网络选通信号；

运算核心单元，接收所述配置信息，根据配置信息完成复乘、复加、实乘的基本运算；

DMA单元，接收所述配置指令的传输参数，进行外部DDR与内部存储模块、主控制器间的数据搬运。

所述可重构协处理器的进一步设计在于，所述传输参数包括数据传输点数，数据传输起始地址，数据传输方向以及数据搬运方式；所述算法参数包括运算类型和运算点数。

所述可重构协处理器的进一步设计在于，所述运算核心单元包括可重构计算阵列。

所述可重构协处理器的进一步设计在于，所述可重构计算阵列由粗粒度的运算阵列组成，集成有六个可重构处理单元，可重构计算阵列能够实现可重构处理单元内部重构以及可重构处理单元间重构。

所述可重构协处理器的进一步设计在于，所述运算核心单元还包含若干个多路选择器以及输入输出寄存器，所述多路选择器、输入输出寄存器分别与可重构计算阵列通信连接。

所述可重构协处理器的进一步设计在于，配置信息中包括运算类型与运算数据。

所述可重构协处理器的进一步设计在于，还包括AXI接口，所述AXI接口用于将主控制器与外部通用处理器相连；

所述可重构协处理器的进一步设计在于，还包括存储模块，用于接收运算核心单元、主控制器的数据并存储。

所述可重构协处理器的进一步设计在于，主控制器中包括

设备配置寄存器，用于存储可重构处理核的工作方式，有主模式，从模式，调试模式，中断模式和查询模式；

运算配置寄存器，用于存储所述算法参数，包括运算类型，运算点数，数据数据传输起始地址；

状态寄存器，用于存储可重构协处理器的状态。

所述可重构协处理器的进一步设计在于，重构控制器包含重构状态机单元、重寄存器单元以及算法子控制器，算法子控制器包括FFT控制器、FIR控制器、相关控制器、加法控制器、乘法控制器、点乘控制器、共轭控制器、转置控制器、协方差控制器、除法控制器、复数求模控制器、定浮转换控制器以及矩阵求逆控制器。

本发明的优点如下：

1）计算性能好；相比于DSP基于指令流的体系结构，该协处理器基于配置流的结构能达到更高的效率，在主控制器接收到外部配置之后，会根据配置信息重新组织可重构计算阵列之间的互连方式。针对于计算阵列的规模，此系统中对支持的各个子算法也做了优化处理，达到了最优的性能。