[发明专利]高速缓存逻辑器、存储器系统及生成高速缓存地址的方法

说明书

本发明涉及高速缓存逻辑器、存储器系统及生成高速缓存地址的方法。一种用于根据包括第一二进制串和第二二进制串的输入存储器地址生成高速缓存地址的高速缓存逻辑器，该高速缓存逻辑器包括：哈希引擎，该哈希引擎被构造成根据该第一二进制串生成第三二进制串，并通过借助于第一逐比特运算组合第一二进制串的比特的相应子集来形成第三二进制串的各比特，其中，在该哈希引擎处定义该第一二进制串的比特的子集使得每个子集是唯一的并且每个子集包括第一二进制串的约一半比特；以及组合单元，该组合单元被设置成借助于可逆运算将该第三二进制串与该第二二进制串组合，以形成用作高速缓存存储器中的高速缓存地址的至少一部分的二进制输出串。

技术领域

本发明涉及用于生成高速缓存地址的高速缓存逻辑器、高速缓存存储器系统和用于生成高速缓存地址的方法。

背景技术

高速缓存存储器通过减少与存储器访问相关的延迟而被广泛用于提高数据处理系统的性能。这通常是通过在能够以低于存储数据的主存储器的延迟来访问的高速缓存存储器处高速缓存一些之前访问过的(例如，最近访问的)数据来实现的。为了保证能够易于从高速缓存存储器检索高速缓存的数据，必须根据定义的方案组织高速缓存的数据。

通常，将用于高速缓存的数据保存在由地址(诸如，存储器地址或计算系统中的硬件资源地址)标识的资源处。这些资源地址的访问可以遵循某些固定的模式(诸如，顺序存储器区块的访问)，并且因此可能注意确保表示相关(例如，顺序)资源地址的数据均匀分布在高速缓存存储器上，以避免病态访问情况。全部映射到仅少数高速缓存线路的一系列地址是病态访问情况的实例，其中重复访问相同的少数高速缓存线路可能导致大量高速缓存线路更换和当从该高速缓存需要数据时的糟糕的命中率。这种行为严重影响高速缓存存储器的性能。

本领域中已提出多种机制以改进数据在高速缓存上的分布和对于针对给定大小的高速缓存最大化高速缓存命中率。这些机制可以使用哈希函数来给数据到高速缓存地址上的映射注入伪随机变化。例如，M.Schlanskeer等在其论文“Randomization andAssociativity in the Design of Placement-Insensitive Caches”(Computer SystemsLaboratory，HPL-93-41，1993年6月)中描述了使用哈希函数来随机化高速缓存中的数据的位置。然而，使用此类复杂的哈希函数在硅面积和延迟方面一般太昂贵，而不能在高速的高速缓存存储器系统的关键路径中实现。

通过避免高速缓存访问冲突(例如，当因在同一高速缓存线路上正执行另一高速缓存读取而无法访问高速缓存的数据时可能发生)来改进高速缓存性能的其它机制包括使用偏斜相关的高速缓存架构。在“A case for two-way skewed-associative caches”(A.Seznec，Proceedings of the 20th International Symposium on ComputerArchitecture, San Diego，1993年5月)和“Trade-offs for Skewed-AssociativeCaches”H. Vandierendonck和K.Debosschere(根特大学的电子及信息系统系发表的论文)中描述了这种架构。偏斜相关的架构需要多个高速缓存块(cache bank)，因为该机制通过高速缓存地址的块间分散来获取低未命中率。然而，如Vandierendonck的论文所评述的，通过将偏斜相关的架构与哈希函数组合以将随机字符注入数据至高速缓存的映射来实现最佳性能。再次地，这种哈希函数很复杂并且通常太昂贵而不能在高速的高速缓存存储器系统的关键路径中实现。

发明内容

根据本发明第一方面，提供了一种用于根据二进制输入存储器地址生成高速缓存地址的高速缓存逻辑器，该二进制输入存储器地址包括为具有第一预定义长度的第一比特序列的第一二进制串和作为具有第二预定义长度的第二比特序列的第二二进制串，该高速缓存逻辑器包括：