[发明专利]低功耗组相联高速缓存的预访问方法

说明书

技术领域

本发明涉及一种预访问方法，具体地，涉及一种低功耗组相联高速缓存的预访问方法。

背景技术

高速缓存(Cache)作为微处理器的重要组成部分，在芯片面积和功耗上都占比过高。因为在传统的组相联Cache访问过程中，当前被访问的Cache组中的所有Cache块的标签阵列和数据阵列同时被访问，如图1(A)所示。然后再根据标签比较的结果从所有读出的数据阵列中选择命中的数据子阵列。不管命中还是失效，所有路都是活动的而且对Cache的访问可以在一个周期内完成。

为了避免激活不必要的数据路，Hasegawa等人提出了一种分段访问组相联Cache(PhasedSet-AssociativeCache，简称PSACache)。访问过程如图1(B)所示。其思想是：Cache中的标签阵列和数据阵列分别在两个不同的流水线中被访问；整个访问过程需要两个周期：第一周期，被访问组中的标签位并行检测，这一段没有数据访问发生；第二周期，获得路命中信息，如图中的Way1，则该路执行数据访问，减少了剩下路的数据访问能耗。显然，PSACache的低能耗是以访问时间的增加为代价的，虽然分段访问需要经过两个周期才能获得所需数据，但是现代处理器中使用的流水线重叠技术可以一定程度上隐藏所增加的访问时间。

在分段访问Cache的基础上，KojiInoue等人提出了基于组相联Cache的路预测算法，结构如图2(A)和图2(B)所示。路预测Cache(Way-PredictingSet-AssociativeCache，简称WPSACache)使用了一个MRU(MostRecentlyUsed)算法，根据程序访问的局部性原理，MRU记录每一个Cache组的路命中信息，作为对该组再次被访问时的路预测信息，并刷新MRU表。

每次Cache在进行正常的访问之前根据路预测信息，推断的选择一路，如图中A所示先访问预测的路。如果预测正确，称为预测命中(PredictHit)，Cache访问将成功实现，此时路预测Cache仅仅消耗预测路的活动能量而且整个访问过程可以在一个周期内完成；如果预测失效(PredictMiss)，则进行如图中B所示并行访问剩下的路，这时需要两个连续的周期，增加了Cache访问时间；因为所有剩下的路的访问将跟传统组相联Cache的规则一样，这时预测路Cache将不能减少能量消耗。传统路预测访问策略的缺点就是对性能的影响很大程度上取决于路预测命中率的大小，因为在预测失效的情况下不仅增加了访问时间而且访问能耗与传统组相联Cache相比也没有减少。而且传统的路预测访问在局部性不好的程序中会起到增加性能开销的反作用。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种低功耗组相联高速缓存的预访问(Pre-AccessSet-AssociativeCache，简称PASACache)方法，其预测失效产生的功耗损失也降到最低，对高速缓存的整体性能提高更有效。

根据本发明的一个方面，提供一种低功耗组相联高速缓存的预访问方法，其特征在于，所述预访问方法通过在高速缓存中增加一个缓冲器，用来存储最近高速缓存命中后被访问的标签和路信息，所述预访问方法包括以下步骤：

步骤一，在一个四路组相联高速缓存中，在开始进行标签访问之前，选中这个缓冲器，并将所访问的高速缓存标签和缓冲器中的标签进行比对匹配，若匹配结果正确，则说明所需要的数据在匹配标签对应的路中，那么采用路预测访问方式；

步骤二，若所访问的高速缓存标签和缓冲器中的标签进行比对匹配的匹配结果不正确，那么采用分段访问方式。

优选地，所述步骤一的比对匹配是通过匹配器完成的。

优选地，所述路预测访问方式结束后或分段访问方式结束后需要把这次访问的标签和路信息储存到缓冲器中并按照MRU置换算法剔除最长时间未使用的标签和路信息。

优选地，所述步骤一的匹配结果正确是指所访问的高速缓存标签和缓冲器中存储的某个标签匹配。

优选地，所述步骤二的匹配结果不正确是指所访问的高速缓存标签和缓冲器中存储的所有标签都没有匹配。