[发明专利]用于集成电路的输入输出

说明书

一种三维集成电路包括第一层和电连接至所述第一层且相对于所述第一层以堆叠关系设置的第二层。逻辑电路系统集成在第一层中且输入输出电路的输入输出电路系统集成在第二层中。本发明还涉及用于集成电路的输入输出。

相关申请

本申请要求于2013年12月6日提交的美国临时专利申请第61/912,741号标题为“INPUT OUTPUT FOR AN INTEGRATED CIRCUIT”的优先权，其全部内容结合于此作为参考。

技术领域

本发明涉及用于集成电路的输入输出。

背景技术

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的提高，半导体行业已经历了快速发展。在大多数情况下，这种集成密度的提高源自于半导体工艺节点的缩小(例如，将工艺节点朝着亚20nm节点缩小)。因为器件尺寸缩小，所以电压节点也缩小，并且现代的核芯器件电压趋于小于1Volt，并且输入/输出(I/O)器件电压在2Volt以下。

半导体工艺节点可以按照尺寸(例如，40nm，28nm，16nm等)进行规定，而较小的尺寸具有较高的栅极密度并且表示更先进的工艺节点。给定的工艺节点通常规定了其核芯器件的参数以及I/O器件的一种或多种类型。核芯器件和I/O器件具有诸如最大的电源电压电平和接地电压电平、最大的负载电流、栅极密度、速度等参数的特征。

给定尺寸(例如，20nm)的工艺节点(例如，诸如适用于低功率(LP)、高性能(HP)、具有高k金属栅极的低功率(HPL)或用于移动应用的高性能(HPM)的各种工艺节点)之间也可以存在进一步的区别。尽管更先进的工艺节点可具有诸多重要的优点(诸如速度和尺寸)，但是这些进步也伴有挑战。例如，因为工艺节点变得更先进，所以电路设计可能必须导致一个或多个挑战，诸如例如，降低的可靠性、由于电迁移(“EM”)问题导致的具有较低最大负载电流的栅极和互连件、对静电放电的提高的敏感度和/或提高的泄漏。在一些方法中，从成熟的工艺节点到更先进的工艺节点(诸如具有较高栅极密度的工艺节点)，电阻器EM可降低约0.1mA/μm。

在常见的电子器件中，诸如模拟或射频(RF)电路的高功率组件通常与位于单独晶圆上的高密度集成电路界面接合。晶圆可具有逻辑电路，例如，逻辑电路形成诸如用于微处理器的数字逻辑、标准单元、SRAM或数字式锁相环路(PLL)的高速度数字电路。通常使用核芯器件执行逻辑电路。晶圆上的输入/输出(“I/O”)电路通常用于连接逻辑电路系统(本文中也被简单地称为逻辑)和晶圆以外的电子组件(诸如上述提及的模拟或RF电路)之间的信号。众所周知，I/O电路使用I/O电路系统执行I/O电路的功能，包括基元，诸如电平移位电路、预驱动电路、后驱动电路、接收器电路、静电放电保护电路(“ESD”)等。通常使用用于所使用的工艺节点规定的I/O器件类型中的一种类型的晶体管来执行I/O电路系统。

在一种方法中，逻辑和I/O电路设置在衬底上，并且逻辑位于晶圆的中心位置。逻辑的外部是接收器、预驱动器和电平移位电路。这些组件的外部是后驱动器和ESD保护电路。用于电连接至晶圆以外的组件的焊盘设置在后驱动器和ESD保护电路的顶部。在特定的工艺节点处执行晶圆。

可以期望通过使用用于晶圆的更先进的工艺节点(例如，具有较高栅极密度的节点)来提高给定的逻辑电路。然而，通常，使用更先进的工艺节点不会将I/O电路改进至如逻辑一样的程度。如果与例如更成熟的工艺节点相比，先进的工艺节点已经降低了EM或ESD弹力，那么当试图在更先进的工艺节点上执行这些电路时将限制后驱动器和ESD保护电路的收缩因子。为了提供用于静电放电和EM的必需的保护，必须改变后驱动器和ESD保护电路的架构。

发明内容