[发明专利]基于同步时钟双DDS的自动平衡桥及测量DUT阻抗的方法

说明书

技术领域

本发明涉及自动平衡电桥的技术领域，更具体地说，涉及一种基于同步时钟双DDS的自动平衡桥，以及一种测量被测元件阻抗的方法。

背景技术

目前，普遍而公知的自动平衡电桥主要是以不平衡电压经过运算放大器，同时提供零电位点，即自然平衡点给运算放大器，利用运算放大器的“虚短”的原理使得不平衡电压保持在零电位，实现电桥的自动平衡。如图1所示，通过提供交流电源给DUT(被测元件)，根据DUT及参考电阻两端的电压测量值计算出DUT的阻抗。

中国专利申请公开号CN102175921.A公开的技术方案中，其自平衡电桥模块连接FPGA(现场可编程门阵列)内部构件的SPWM(正弦脉宽调制)正弦信号发生器模块和相敏解调模块。自平衡电桥模块由运算放大器和反馈电阻阵列组成，被测阻抗接在正弦激励信号与运算放大器反相输入端之间，运算放大器正相接信号地，同时通过FPGA的相敏解调模块提取平衡电桥输出的交流信号的幅值和相位信息，进而计算被测阻抗的复数参数。

中国专利申请公开号CN102175921.A公开的技术方案采用的自平衡电桥测量阻抗的方式，其电路简单，集成度高，且运用FPGA内部的构建SPWM方法生成的正弦激励信号及正交序列相敏解调方法提取测量信号信息，提高了系统数字化。但是由于运算放大器频率性能的局限，其阻抗测试频率仅在100KHz以下，在高频测量下输出信号失真，无法达到电桥的自动平衡，因而该平衡电桥在高频测量上受到限制，无法适应高频的需求。且用于产生其测量需要的正弦激励信号采用FPGA芯片，加大了设计的成本。FPGA内部的相敏解调模块是采用正交序列解调的方式，采用查表法查询FPGA内部预先计算的正余弦函数值，实现对正弦信号幅度及相位的计算和获取，这不仅增加FPGA的计算负担，也相应的增加系统设计的复杂度。此外，采用电子开关选取反馈电阻阵列结构测量不同阻抗范围，降低系统的运行速度和灵活性。

发明内容

本发明的目的在于克服现有技术的不足，提供一种低成本、高效率、结构简单的基于同步时钟双DDS的自动平衡桥，以及一种基于该自动平衡桥测量DUT阻抗的方法。

本发明的技术方案如下：

一种基于同步时钟双DDS的自动平衡桥，包括被测元件、参考电阻、两个低通滤波器、两个高频DDS模块、DSP模块、模数转换器；

两个高频DDS模块分别与DSP模块连接，高频DDS模块的输出连接低通滤波器的输入，参考电阻的一端连接其中一个低通滤波器的输出；被测元件的一端连接参考电阻的另一端，被测元件的另一端与另一个低通滤波器的输出连接；模数转换器的输入连接于被测元件与参考电阻的串联节点，模数转换器的输出与DPS模块连接。

作为优选，高频DDS模块包括时钟同步接口、频率控制字、相位控制字、最大幅度控制接口、正弦查询表、数模转换器；频率控制字、相位控制字、最大幅度控制接口分别接到DSP模块的I/O端口。

作为优选，低通滤波器的输入连接高频DDS模块的数模转换器的输出。

作为优选，DSP模块还包括时钟输出接口、CPU、数据存储器；输出时钟接口与高频DDS模块的同步时钟接口连通，为高频DDS模块提供同步时钟。

作为优选，模数转换器的输出与DSP模块通过串行外围设备接口或串行通信接口进行通讯。

作为优选，被测元件为电阻、电容或电感。

一种测量被测元件阻抗的方法，通过所述的基于同步时钟双DDS的自动平衡桥进行测量，步骤如下：

1)通过DSP模块提供同步时钟给两个高频DDS模块，确保两个高频DDS模块输出波形具有相同的时钟频率；DSP模块配置电流的流入端Hc端的高频DDS模块的输出，通过预设的频率控制字、相位控制字、幅值A0，使高频DDS模块输出稳定的正弦波；同理，通过预设的频率控制字、相位控制字、为零的幅值，将电流的流出端Lc端高频的DDS模块的输出信号幅值配置为0；

2)利用模数转换器采样低电位端Lp端的幅值A1；

3)由两个高频DDS模块的幅值A0、为零的幅值0、幅值A1，以及参考电阻的已知阻抗，计算出被测元件的阻抗有效值，以及步骤1)中高频DDS模块的信号输出条件下平衡低电位端Lp端电位时，电流的流出端Lc端的所需的幅值A2，幅值A2与幅值A1成相反数；

4)调节电流的流出端Lc端高频DDS模块的输出相位，直至低电位端Lp端的电平为零；