[发明专利]基于求和阵列的WPAN中QC-LDPC并行编码器

说明书

技术领域

本发明涉及无线个人通信领域，特别涉及一种WPAN系统中QC-LDPC码编码器的并行实现方法。

背景技术

由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。

低密度奇偶校验(Low-Density Parity-Check,LDPC)码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码，其编码可采用移位寄存器加累加器(Shift-Register-Adder-Accumulator,SRAA)加以实现。

SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i,j(1≤i≤a,1≤j≤t)构成的阵列，t＝a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。假设a不是素数，可被分解为a＝ux(u≤x)，其中，u不等于1，x不等于a。那么，u路并行SRAA法完成一次编码需要bx+t个时钟周期，需要(uc+t)b个寄存器、ucb个二输入与门和ucb个二输入异或门。此外，还需要acb比特ROM存储循环矩阵的首行。

WPAN是无线个人区域网的英文简称，英文全称是Wireless Personal Area Network。WPAN标准采用了四种不同码率的QC-LDPC码。对于这四种QC-LDPC码，均有t＝32和b＝21，所有a的最大公约数是u＝4。图1给出了不同码率η下的参数a、c和x。

WPAN系统中QC-LDPC高速编码的现有解决方案是采用u＝4路并行SRAA法，四种QC-LDPC码所需的编码时间分别是116、137、158和179个时钟周期。逻辑资源需要2016个寄存器、1344个二输入与门和1344个二输入异或门，这是由码率η＝1/2对应的参数决定的。此外，四种QC-LDPC码共需16800比特ROM存储循环矩阵的首行。当采用硬件实现时，需要较多的存储器和寄存器，势必会造成设备成本高，功耗大。

发明内容

针对WPAN系统多码率QC-LDPC码高速编码的现有实现方案中存在的资源需求量大缺点，本发明提供了一种基于求和阵列的并行编码方法，能在保持编码速度不变的前提下，减少资源需求。

如图2所示，WPAN系统中多码率QC-LDPC码的并行编码器主要由4部分组成：寄存器、求和阵列、选择扩展器和b位二输入异或门。整个编码过程分4步完成：第1步，输入信息向量s，保存至寄存器R₁～R_a，清零寄存器R_a+1～R_t，并为选择扩展器M_l配置s对应的码率η，其中，1≤l≤c；第2步，寄存器R₁～R_a串行左移1次，为求和阵列并行输入向量(s_1,k,s_2,k,…,s_u,k)，所有选择扩展器的控制端输入数值ρ＝[(k-1)/b]+1，所有选择扩展器分别从求和阵列的输出端中选择一部分并扩展成b个，共同构成向量(s_1,k,s_2,k,…,s_u,k)与码率η对应的子块首行矩阵F_ρ的乘积，b位二输入异或门A_l将乘积的第l段b比特与寄存器R_a+l串行循环左移1次的结果相加，和存回寄存器R_a+l，其中，1≤k≤bx，1≤ρ≤x，1≤l≤c，符号[(k-1)/b]表示不大于(k-1)/b的最大整数；第3步，以1为步长递增改变k的取值，重复第2步bx-1次，完成后，寄存器R₁～R_a存储的是信息向量s＝(s₁,s₂,…,s_a)，寄存器R_a+1～R_t存储的是校验向量p＝(p₁,p₂,…,p_c)；第4步，并行输出码字v＝(s,p)。

本发明提供的QC-LDPC并行编码器兼容多码率，能在保持编码速度不变的前提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。