[发明专利]用于执行点积运算的指令和逻辑

权利要求书

1.一种处理器，包括：

指令预取部件，用于取出点积打包双精度DPPD浮点指令，所述点积打包双精度DPPD浮点指令具有第一操作数、第二操作数以及8位立即操作数；

第一128位XMM寄存器，用于存储所述第一操作数；

第二128位XMM寄存器，用于存储所述第二操作数；

解码部件，用于对由所述指令预取部件所取出的DPPD浮点指令进行解码；

调度部件，用于对所述DPPD浮点指令进行调度；以及

执行部件，用于基于所调度的DPPD浮点指令对所述第一操作数和所述第二操作数执行点积操作，其中每个操作数具有两个对应64位段，每个对应64位段用于存储对应打包双精度浮点值，其中所述8位立即操作数的每个相应位5和位4用于选择所述对应打包双精度浮点值的相应积，以便包含在所述点积操作中，从而生成点积结果，其中所述点积结果将被存储在包括恰好64位的临时寄存器中直到它准备将要被进一步操作为止，其中生成所述点积结果进一步包括检测溢出，并且其中临时存储的点积结果用于存储在所述第一128位XMM寄存器中。

2.如权利要求1所述的处理器，其中，要根据所述8位立即操作数的位1和位0来选择所述点积结果在所述第一128位XMM寄存器中的存储。

3.一种片上系统SOC硬件，包括：

存储器控制器；

显示器控制器；以及

耦合到所述存储器控制器和所述显示器控制器的处理器，所述处理器包括：

指令预取部件，用于取出点积打包双精度DPPD浮点指令，所述点积打包双精度DPPD浮点指令具有第一操作数、第二操作数以及8位立即操作数；

第一128位XMM寄存器，用于存储所述第一操作数；

第二128位XMM寄存器，用于存储所述第二操作数；

解码部件，用于对由所述指令预取部件所取出的DPPD浮点指令进行解码；

调度部件，用于对所述DPPD浮点指令进行调度；以及

执行部件，用于基于所调度的DPPD浮点指令对所述第一操作数和所述第二操作数执行点积操作，其中每个操作数具有两个对应64位段，每个对应64位段用于存储对应打包双精度浮点值，其中所述8位立即操作数的每个相应位5和位4用于选择所述对应打包双精度浮点值的相应积，以便包含在所述点积操作中，从而生成点积结果，其中生成所述点积结果进一步包括检测溢出，其中所述点积结果将被存储在包括恰好64位的临时寄存器中直到它准备将要被进一步操作为止，并且其中临时存储的点积结果用于存储在所述第一128位XMM寄存器中。

4.如权利要求3所述的SOC硬件，其中，要根据所述8位立即操作数的位1和位0来选择所述点积结果在所述第一128位XMM寄存器中的存储。

5.如权利要求3所述的SOC硬件，进一步包括耦合到所述处理器的接口逻辑，所述接口逻辑包括通用串行总线USB接口逻辑和输入/输出I/O接口逻辑。

6.一种计算机系统，包括：

如权利要求1至2中的任一项所述的处理器；

网络控制器；

输入/输出I/O控制器，其与所述处理器耦合；

硬盘驱动器，其与I/O桥接器耦合；

闪存，其与I/O桥接器耦合；以及

无线收发器。

7.一种计算机系统，包括：

如权利要求1至2中的任一项所述的处理器；

存储器控制器，其与所述处理器耦合；

存储器，其与所述存储器控制器耦合；

输入/输出I/O控制器，其与所述存储器控制器耦合；

海量存储设备；

无线收发器；以及

音频控制器。