[发明专利]半导体集成电路装置及其制造方法

说明书

提供了一种半导体集成电路装置及其制造方式。该装置包括第一绝缘栅极晶体管，其包括：第一导电类型的第一阱区、第一栅电极、第一导电类型的第一沟道掺杂区、第二导电类型的第一延伸区、第一源极区和第二源极区以及第二导电类型的第一镇流电阻，该第一镇流电阻的峰值杂质浓度低于第一延伸区的峰值杂质浓度，并且第一镇流电阻的深度大于第一延伸区的深度。采用本申请的方案，使得由镇流电阻引起的泄露电流减少，同时，泄露电流的不一致性减小。并且，使该镇流电阻的峰值杂质浓度小于延伸区中的峰值杂质浓度，并且镇流电阻的深度大于延伸区的深度。

技术领域

本发明涉及一种半导体集成电路装置及其制造方法，尤其涉及具有镇流电阻的多个晶体管中的泄露电流(leak current)的减少以及多个晶体管的不一致性的减少。

背景技术

高电压(HV)驱动晶体管的断态电压(BV_sd)由在栅极下方的衬底与漏极之间流动的带间隧穿(BTBT)来确定。因此，有效的是形成用于尽可能平缓地形成漏极区的结，以增大断态电压。因而，用于在高电压驱动晶体管中形成轻掺杂漏极(LDD)区时的离子注入的倾斜角被设定为45°，使得产生沟道效应(channeling)，并且LDD区域形成得深且浓度低。

提出了另一种45°扭曲转换的想法用于低电压驱动晶体管的袋状注入(pocketimplantation)，根据该想法，离子注入相对于栅电极延伸的方向的方向角度被设定为45°(参见专利文件1：日本未审查专利公开2010-129980；以及专利文件2：专利申请2006-126245的PCT国际公开的国内再公开)。

另外，具有接近漏极区的镇流电阻的晶体管被用作在输入/输出单元(I/O单元)中使用的静电放电(ESD)元件，这一镇流电阻与硅化物块一起得到，硅化物块是用于在硅化物工艺中防止向硅化物转换的掩模，并且因而，参考图41来描述这一工艺。

图41是示出具有传统ESD元件的半导体集成电路装置的示意性剖视图。该半导体集成电路装置设置有高电压驱动晶体管(HVTr)、低电压驱动I/O晶体管(LVI/OTr)以及低电压驱动晶体管(LVTr)。

HVTr设置有：栅电极215，其被设置在p型阱区205的顶部，成为栅绝缘膜的SiO₂膜212位于其间，p型阱区205由被设置在硅衬底201中的元件隔离区202包围；n型LDD区219；n+型源极区226；以及n+型漏极区227。

LVI/OTr设置有：栅电极216，其被设置在p型沟道掺杂区210的顶部，成为栅绝缘膜的SiO₂膜214位于其间，其中p型沟道掺杂区210被设置在p型阱区207的表面上，p型阱区207由被设置在硅衬底201中的元件隔离区202包围；n型延伸区221；n+型源极区228；以及n+型漏极区229。另外，在形成n型延伸区221的工艺中同时形成在硅化物块225正下方的n型层被设置为镇流电阻232，以分割n+型漏极区229。

形成内部逻辑电路的LVTr设置有：栅电极217，其被设置在p型沟道掺杂区211的顶部，成为栅绝缘膜的SiO₂膜214位于其间，其中p型沟道掺杂区211被设置在p型阱区208的表面上，p型阱区208由被设置在硅衬底201中的元件隔离区202包围；n型延伸区222；n+型源极区230；以及n+型漏极区231。

接下来，参考图42A至图42L来描述具有ESD元件的传统半导体集成电路装置的制造工艺。首先，如图42A所示，通过浅沟槽隔离(STI)在硅衬底201中形成元件隔离区202，并在这之后，在表面上形成厚度为10nm的成为牺牲氧化膜的SiO₂膜203。接下来，除了形成高电压驱动Tr的区域外的表面用抗蚀剂图案204覆盖并离子注入硼(B)，使得例如形成1×10¹⁷cm^-3至3×10¹⁷cm^-3的p型阱区205。