[发明专利]具有部分凹陷的栅极的绝缘体上硅器件

说明书

本发明涉及具有部分凹陷的栅极的绝缘体上硅器件。在提供有掩埋氧化层(BOX)的绝缘体上硅(SOI)半导体晶片上，例如FD‑SOI和UTBB器件，构造具有部分凹陷栅极的晶体管。外延生长的沟道区域放松了对掺杂源极和漏极分布的设计的约束。部分凹陷栅极和抬升的外延的源极和漏极区域的形成允许进一步地改善晶体管性能和降低比如漏极致势垒降低(DIBL)的短沟道效应，以及控制特有的亚阈值斜率。由先进工艺控制协助，可以变化栅极凹陷以相对于掺杂分布将沟道置于不同的深度。部分凹陷栅极具有最初与栅极的三个侧面相接触地形成的相关的高k栅极电介质。随后去除高k侧壁以及用更低k的氮化硅封料替代降低了在栅极与源极和漏极区域之间的电容。

技术领域

本公开涉及制造纳米尺度的集成电路场效应晶体管(FET)器件，并且具体地涉及并入掩埋氧化层和部分凹陷的晶体管栅极以控制器件的电特性的器件。

背景技术

随着用于集成电路的技术节点按比例缩小到10nm以下，保持对半导体器件的各种电特性的精确控制变得逐渐地更具挑战性。这种半导体器件包括例如金属氧化物半导体场效应晶体管(MOSFET)。MOSFET是包括源极、栅极和漏极的三端子开关器件。MOSFET通过至源极、漏极和栅极端子中的每一个端子的接触被导线网络互连。

当超过选定的阈值电压(V_t)的电压施加到MOSFET的栅极时，器件开启从而电流流经源极和漏极之间的沟道。V_t的值部分依赖于半导体材料的特有的能带结构。源极和漏极区域通常由充当器件的电荷储存库的离子掺杂。器件性能参数，比如开关速度和导通电阻，主要依赖于对在注入和经注入的区域的高温退火之后掺杂物在衬底中的掺杂浓度和深度分布的控制。

很多年以来，器件设计者努力使用掺杂物分布的尖端以便减小沟道长度，由此增加器件的开关速度。然而，当在掺杂的源极和漏极区域之间的沟道长度减小到与其深度可以比拟的时候，电流可能通过这种短沟道泄露，引起器件在所施加的比阈值电压更低的电压下开启。关态泄露因此是短沟道效应(SCE)的一个示例。现有技术挑战包括防止关态泄露和其他短沟道效应，比如漏极致势垒降低(DIBL)，以及控制被称为亚阈值斜率(SS)的器件特性。DIBL发生在高漏极电压引起晶体管过早地开启的时候，即使V_t电势势垒还没有被克服。DIBL发生是因为在短沟道器件中，由于漏极更接近沟道的中心，漏极电压对器件性能具有更大的影响。具有陡峭的SS的器件从关闭状态到开启状态转变得更快。因此，控制SS可以是改善器件性能的另一重要因素。

应变硅晶体管通过用外延生长的硅化合物，比如例如外延生长的硅锗(SiGe)，替换在源极和漏极区域或者沟道区域中的体硅，解决了这些挑战中的一些挑战。将应变引入MOSFET的硅晶体易于增加沟道区域中的电荷迁移率，由此在不需要短沟道的情况下改善性能。然而，应变硅和其他新技术不能解决上文所列出的所有的技术挑战。

解决短沟道效应的另一FET技术涉及使用凹陷的栅极，如本专利申请的同一发明人的美国专利申请公开US2012/0313144中所述那样。凹陷的栅极架构的其他示例在授予Bin Yu的美国专利No.6,630,385中找到。凹陷的栅极器件的特征在于，掩埋在源极和漏极区域之间的金属栅极，以及在凹陷的栅极下方靠近源极和漏极区域的它们与掩埋氧化层(BOX)汇合的下边界的电流沟道。虽然在传统的FET中，沟道长度是由源极和漏极区域的注入分布所控制，但是在凹陷的栅极器件中，沟道长度是由栅极的宽度所设定，这更容易控制。通过调整在栅极任一侧的侧壁间隔物的宽度，进一步调节凹陷的栅极器件中的沟道长度。因此，可以通过制造具有选定的最小长度的沟道来避免短沟道效应。当沟道上面被凹陷的栅极限制且下面被掩埋氧化层限制的时候，栅极对于流经其中的电荷维持更紧密的控制。

发明内容