[发明专利]逻辑运算装置有效
申请号: | 201480042802.7 | 申请日: | 2014-06-09 |
公开(公告)号: | CN105432018B | 公开(公告)日: | 2019-01-08 |
发明(设计)人: | 大塚宽治;佐藤阳一;冲永隆幸;东修一郎 | 申请(专利权)人: | 学校法人明星学苑;巴法络股份有限公司 |
主分类号: | H03K19/21 | 分类号: | H03K19/21;G06F1/02 |
代理公司: | 北京林达刘知识产权代理事务所(普通合伙) 11277 | 代理人: | 刘新宇 |
地址: | 日本*** | 国省代码: | 日本;JP |
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摘要: | |||
搜索关键词: | 逻辑运算 装置 | ||
1.一种逻辑运算装置,包括:
存储器设备,其接收N比特长度的位串的输入,在所输入的所述位串所表示的地址中存储查找表,其中,该查找表是保存多比特长度的数据而成的,针对各地址中存储的查找表,所保存的多比特长度的数据的固定位为表示在与该地址相应的所输入的位串所包含的各比特间进行同一逻辑运算的结果的比特,N为大于等于2的整数;以及
输出单元,其访问所述存储器设备,输出在所接收的所述位串所表示的地址中保存的数据所包含的表示该位串所包含的各比特间进行同一逻辑运算的结果的比特。
2.根据权利要求1所述的逻辑运算装置,其特征在于,
在保存于所述存储器设备中的数据中包含所输入的所述位串所包含的各比特间的逻辑运算结果及其反转比特,
所述输出单元选择性地输出该比特间的逻辑运算结果及其反转比特中的一方。
3.根据权利要求2所述的逻辑运算装置,其特征在于,
还包括分割单元,该分割单元接收M比特长度的位串的输入,从该M比特长度的位串提取N比特的位串,并将所提取的该N比特的位串分时地输出到所述存储器设备,其中,M为大于N的整数,
在分时地输出所述N比特的位串时,所述输出单元使用前次输出的比特来选择性地输出访问存储器设备而取出的比特间的逻辑运算结果及其反转比特中的一方。
4.根据权利要求1~3中的任一项所述的逻辑运算装置,其特征在于,
保存于所述存储器设备中的逻辑运算结果是输入位串所包含的各比特间的异或的运算结果。
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