[发明专利]用于增强互连的抗断裂性的技术

说明书

背景技术

深亚微米工艺节点(例如，32nm及以后)中的集成电路(IC)设计涉及若干非平凡挑战，并且IC封装已面临特定复杂化，诸如关于倒装芯片封装的复杂状态。持续封装按比例缩放将往往加剧这种问题。

附图说明

图1A-1D根据本发明的实施例展示了示例性集成电路(IC)的示例性工艺流程和自顶向下视图。

图2是图1D中的所得到的IC沿其中虚线X-X获取的侧部横截面视图。

图2’是根据本发明的另一个实施例配置的IC的侧部横截面视图。

图2”是根据本发明的另一个实施例配置的IC的侧部横截面视图。

图3是根据本发明的实施例配置的IC的侧部透视图。

图4根据本发明的示例性实施例示出了借助使用所公开技术形成的IC结构或设置实施的计算系统。

结合本文中所述的图，通过阅读以下具体实施方式将更好地理解当前实施例的这些和其它特征。在图中，可用相似编号表示在各种图中示出的每一个相同或几乎相同的部件。为清楚起见，并非每一个部件都可标记在每一个图式中。此外，如将意识到的是，图未必按比例绘制或旨在将所要求保护的发明限于所示的具体配置。例如，虽然一些图通常指示直线、直角和光滑表面，但考虑到IC制作/处理的现实世界限制，所公开技术/结构的实际实施方案可具有不够完美的直线、直角等，并且一些特征可具有表面拓扑结构或以其它方式不光滑。简而言之，仅提供图以示出示例性结构。

具体实施方式

公开了用于通过增加过孔密度来增强后端互连以及其它这种互连结构的抗断裂性的技术和结构。可例如在管芯(例如，芯片、微处理器等)内的相邻电路层的填充物/虚设部分内提供增加的过孔密度。在一些情况下，上部电路层的电隔离的(浮置)填充物线可包括在与填充物线跨越/交叉的地方相对应的区域中着陆到下部电路层的浮置填充物线上的过孔。在一些这种情况下，上部电路层的浮置填充物线可形成为包括该过孔的双镶嵌结构。在一些实施例中，过孔类似地可提供在上部电路层的浮置填充物线与下部电路层的充分电隔离的互连线之间。。在一些情况下，所公开技术/结构可用于物理锚定/耦合相邻的电路层，并且在一些这种情况下，为该互连提供了提高的抗断裂性和机械完整性。该技术例如在低κ互连结构中可特别有用，其通常可处理比用具有较高介电常数的电介质材料制造的互连结构更弱的机械性质。鉴于此公开内容，许多配置和变化将是显而易见的。

总体概述

如先前所指示，存在使集成电路(IC)封装复杂化的许多非平凡问题。例如，一个非平凡问题是关于如下事实：在装配到塑料倒装芯片封装中期间，例如针对铜(CU)/低κ芯片，给定芯片与其封装之间的相互作用是显著的可靠性问题。借助将低κ电介质材料用于层间电介质(ILD)，这种低κ互连中的封装引入的界面分层变得更普遍，引发针对芯片的可靠性考虑。在倒装芯片封装中，例如，管芯与衬底之间的热失配可在CU/低κ互连结构中导致大应力，可能导致界面破裂。

因此，例如，针对由于由硅(Si)管芯与衬底之间的热失配产生的大形变和应力引起的高密度倒装芯片封装，结构完整性可能是显著的可靠性考虑。在一些情况下，可利用底部填充(underfill)来试图减小焊料凸块处的热应力并且提高封装可靠性。然而，在大多数封装工艺流程中，在应用底部填充之前的封装工艺期间，IC管芯可能经历显著的应力。此外，甚至在应用底部填充之后，应力可足够高以导致IC的故障。

同样，这些断裂问题可由装配处理的各种部分而加剧。例如，各种焊料回流工艺可引入向下传递到管芯中的大剪切应力，从而例如在低κ层内导致断裂。可导致ILD破裂的大应力通常位于管芯的边缘和边角处。

因此，并且根据本发明的实施例，公开用于通过增加过孔密度来增强互连的抗断裂性的技术和结构。可例如在管芯内在相邻/邻近电路层(例如，金属层)的浮置填充物部分内提供增加的过孔密度。在一些实施例中，上部电路层的浮置填充物线可包括过孔(或类似结构)，使该过孔在其中那些填充物线跨越/交叉位置处的区域中着陆到下部电路层的浮置填充物线上。在一些这种情况下，并且根据实施例，上部电路层的浮置填充物线可形成为包括这种过孔的双镶嵌结构。然而，应当指出的是，所要求保护的发明并不限于此。例如，在一些实施例中，过孔类似地可提供在上部电路层的浮置填充物线与下部电路层的充分电隔离互连线之间。鉴于包括以下背景技术信息的本公开内容，许多配置将变得显而易见。