[实用新型]一种抗干扰的低成本单道脉冲计数器

说明书

技术领域

    本实用新型涉及一种脉冲计数器，特别涉及一种抗干扰的低成本单道脉冲计数器。

背景技术

辐射型仪表中经常需要分析传感器产生的脉冲，其中的单道是一个重要组成部分。单道是一种对信号幅度信息进行甄别的装置。其作用是：只有当输入信号的幅度介于给定的电压上阈值与下阈值内时，才有脉冲信号输出。单道的用途是选择输入信号的幅度范围，输出的脉冲信号可以用于计数。

现有的单道幅度分析器如图1所示，将幅度甄别器的输出信号S1、S2经过时序同步后，分别输入给对应的计数器，将两个计数器计数结果相减，结果是单道输出脉冲的累计数。

图1中时序同步部分和计数器部分采用可编程逻辑器件FPGA实现，其中单道幅度分析器需要使用外界输入的同步时钟才能够正常工作，故需要使用片外的时钟源。由于在FPGA中必须使用两个计数器，逻辑资源占用率的提高可能导致需要更换具备更多逻辑资源的器件实现。上述两个原因都将导致成本上升的问题。

实用新型内容

本实用新型的目的在于提供一种抗干扰的低成本单道脉冲计数器。

本实用新型解决上述问题的技术方案为：一种抗干扰的低成本单道脉冲计数器，包括高阈值甄别器、低阈值甄别器、上升沿检测器、下降沿检测器、与门和计数器；

所述高阈值甄别器包括高阈值参考电压和脉冲输入两个输入端口，高阈值甄别器的输出分别与上升沿检测器的CLK输入端、下降沿检测器的CLK输入端和与门的输入连接；所述低阈值甄别器包括低阈值参考电压和脉冲输入两个输入端口，低阈值甄别器的输出分别与上升沿检测器的CLR输入端、下降沿检测器的CLR输入端和计数器的IN端连接；上升沿检测器的D输入端和下降沿检测器的D输入端分别连接逻辑高电平值1，上升沿检测器的Q输出端和下降沿检测器的Q输出端分别和与门的输入连接；所述与门的输出与计数器的EN输入端连接；计数器的CLR与计数清零端口连接。

按上述方案，所述与门的输入端还连接计数使能端口。

本实用新型装置带来的有益效果是：本实用新型改变了传统单道幅度分析器逻辑结构，无需提供外部时钟源，抗干扰能力强，且相对于传统单道幅度分析器逻辑单元大幅减少，成本低廉。

附图说明

图1是传统单道幅度分析器的结构示意图；

图2是本实用新型一个实施例的装置的结构示意图；

图3是本实用新型一个实施例的甄别器结构示意图；

图4是输入信号存在叠加的示意图；

图5是输入合法脉冲的甄别输出示意图；

图6是其他电子干扰造成的甄别输出示意图。

具体实施方式  

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

     图2为本实用新型所述的一种抗干扰的低成本单道脉冲计数器。图1包括1个高阈值甄别器、1个低阈值甄别器、1个上升沿检测器、1个下降沿检测器、1个与门、1个计数器、5个输入端口、1个输出端口，其中5个输入端口分别为高阈值参考电压、低阈值参考电压、脉冲输入、计数使能、计数清零，输出端口为脉冲计数输出。高阈值参考电压、脉冲输入与高阈值甄别器的两个输入连接，高阈值甄别器的输出与上升沿检测器的CLK、下降沿检测器的CLK、与门的输入连接。低阈值参考电压、脉冲输入与低阈值甄别器的两个输入连接，低阈值甄别器的输出与上升沿检测器的CLR、下降沿检测器的CLR、计数器的IN输入连接。逻辑高电平值1与上升沿检测器的D输入连接，上升沿检测器的Q输出与与门的输入连接。逻辑高电平值1与下降沿检测器的D输入连接，下降沿检测器的Q输出与与门的输入连接。计数使能与与门的输入连接，与门的输出与计数器的EN输入连接。计数清零与计数器的CLR输入连接，计数器的OUT输出与脉冲计数输出连接。

图2中的高、低阈值甄别器可以采用图3所示的甄别器结构实现。计数器可采用基本的计数单元实现。图2中的上升沿检测器、下降沿检测器、与门、计数器因为构造简单，并不局限于在FPGA或者CPLD中实现，还可以通过基本的数字元件搭建实现。

下面对图2所示抗干扰的低成本单道脉冲计数器的原理进行说明：