[实用新型]高可靠性肖特基势垒整流器件

说明书

技术领域

本实用新型涉及整流器件，特别涉及一种高可靠性肖特基势垒整流器件。

背景技术

肖特基势垒的高低决定了肖特基势垒二极管的特性，较低的势垒可以减小正向导通开启电压，但是会使反向漏电增大，反向阻断电压降低；反之，较高的势垒会增大正向导通开启电压，同时使反向漏电减小，反向阻断能力增强。然而，与PN结二极管相比，传统的平面型肖特基势垒二极管总体来说反向漏电大，反向阻断电压低。针对上述问题，沟槽式肖特基势垒二极管整流器件被发明出来，其具有低正向导通开启电压的同时，克服了上述平面型肖特基二极管的缺点。肖特基二极管作为一种常规的整流器件已被大家熟知，其用于开关式电源及其它高速电开关式设备，传统的肖特基二极管反向阻断电压低，反向漏电流大，而沟槽型肖特基二极管整流器件可以很好的解决此问题。为此，如何克服上述不足，并进一步优化肖特基势垒二极管整流器件性能和提高器件可靠性是本实用新型研究的课题。

发明内容

本实用新型目的是提供一种高可靠性肖特基势垒整流器件，其反向电压阻断能力得到进一步提高，且增强了器件的可靠性。

为达到上述目的，本实用新型采用的技术方案是：

一种高可靠性肖特基势垒整流器件，该肖特基势垒整流器件的有源区由若干个肖特基势垒单胞并联构成；在截面上，每个肖特基势垒单胞包括硅片，位于所述硅片背面的下金属层，位于所述硅片正面的上金属层，所述硅片下部与所述下金属层连接的第一导电类型重掺杂的单晶硅衬底，所述硅片上部与上金属层连接的第一导电类型轻掺杂的单晶硅外延层，位于所述单晶硅外延层上部并开口于所述单晶硅外延层上表面的沟槽，所述沟槽四壁均具有第一二氧化硅氧化层，一导电多晶硅体嵌入所述沟槽内，位于导电多晶硅体中下部的多晶硅中下部位于沟槽内且与单晶硅外延层之间设有所述第一二氧化硅氧化层，位于导电多晶硅体上部的多晶硅上部位于上金属层内，且多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层。

上述技术方案中进一步改进的技术方案如下：

1. 上述方案中，所述导电多晶硅体中多晶硅上部与多晶硅中下部的高度比为1：5~7。

2. 上述方案中，所述沟槽深度一般为2~3微米，导电多晶硅体的上部高度为0.4~0.6微米。

由于上述技术方案运用，本实用新型与现有技术相比具有下列优点和效果：

本实用新型高可靠性肖特基势垒整流器件，其沟槽四壁均具有第一二氧化硅氧化层，一导电多晶硅体嵌入所述沟槽内，位于导电多晶硅体中下部的多晶硅中下部位于沟槽内且与单晶硅外延层之间设有所述第一二氧化硅氧化层，位于导电多晶硅体上部的多晶硅上部位于上金属层内，且多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层，改善了器件的可靠性，同时由于第二二氧化硅氧化层的存在，电势线密度将在沟槽的顶部降低，进一步降低了器件的漏电。

附图说明

附图1为本实用新型高可靠性肖特基势垒整流器件截面结构示意图；

附图2A-2D为本实用新型高可靠性肖特基势垒整流器件的制造方法流程图。

以上附图中，1、肖特基势垒单胞；2、硅片；3、下金属层；4、上金属层；5、单晶硅衬底；6、单晶硅外延层；7、沟槽；8、第一二氧化硅氧化层；9、导电多晶硅体；91、多晶硅中下部；92、多晶硅上部；10、第二二氧化硅氧化层。

具体实施方式

下面结合附图及实施例对本实用新型作进一步描述：

实施例：一种高可靠性肖特基势垒整流器件，该肖特基势垒整流器件的有源区由若干个肖特基势垒单胞1并联构成；在截面上，每个肖特基势垒单胞1包括硅片2，位于所述硅片2背面的下金属层3，位于所述硅片2正面的上金属层4，所述硅片2下部与所述下金属层3连接的第一导电类型重掺杂的单晶硅衬底5，所述硅片2上部与上金属层4连接的第一导电类型轻掺杂的单晶硅外延层6，位于所述单晶硅外延层6上部并开口于所述单晶硅外延层6上表面的沟槽7；所述沟槽7四壁均具有第一二氧化硅氧化层8，一导电多晶硅体9嵌入所述沟槽7内，位于导电多晶硅体9中下部的多晶硅中下部91位于沟槽7内且与单晶硅外延层6之间设有所述第一二氧化硅氧化层8，位于导电多晶硅体9上部的多晶硅上部92位于上金属层4内，且多晶硅上部92四周与上金属层4之间设有第二二氧化硅氧化层10。

上述导电多晶硅体9中多晶硅上部92与多晶硅中下部91的高度比为1：6。

上述沟槽7深度为3微米，导电多晶硅体9的上部92高度为0.5微米。

一种用于制造上述高可靠性肖特基势垒整流器件的制造方法，该制造方法包括下列工艺步骤：