[发明专利]内置静电保护器件的高速输出电路

说明书

【技术领域】

本发明涉及电路设计领域，特别涉及一种内置静电保护器件的高速输出电路。

【背景技术】

高速输出电路不但需要支持高速信号传输，还需要具有ESD(Electro-Static discharge)保护功能。传统的高速输出电路可以满足这两个功能，但是他需要加一对面积较大的静电保护二极管DIO_N/DIO_P。

图1示出了现有的高速输出电路的电路图。如图1所示，所述输出电路包括PMOS(P-channel Metal Oxide Semiconductor)晶体管MP10、NMOS(N-channel Metal Oxide Semiconductor)晶体管MN10、电阻R1P、电阻R1N、二极管DIO_P、二极管DIO_N。晶体管MP10的源极接电源端，其漏极通过电阻R1P与输出端PAD相连，晶体管MN10的源极接接地端，其漏极通过电阻R1N与输出端PAD相连。二极管DIO_P的正极与输出端PAD相连，负极接电源端。二极管DIO_N的负极与输出端PAD相连，正极接地。

电阻R1P、电阻R1N可以用来提高输出阻抗线性度，由于电阻R1P、R1N的存在，那么晶体管MP10、MN10会一直处于线性区域，这样输出阻抗的线性度会提高。二极管DIO_P、DIO_N是输出电路的ESD回路。举例说明，当输出端PAD上有很大的静电电压时，那它会通过二极管DIO_P或DIO_N迅速放掉，从而达到保护内部电路的目的。

图2是图1中的PMOS晶体管MP10、电阻R1P和二极管DIO_P的物理横截面示意图。在P型衬底上形成有N阱16和N阱23，在N阱16中形成了晶体管MP10，在N阱23中形成了二极管DIO_P。

在N阱16中形成有P+有源区12和13，其中P+有源区12作为源极，连接至电源端，P+有源区13作为漏极，其通过电阻R1P连接至输出端PAD。形成在N阱16中的N+区作为衬体连接区，连接至电源端。栅极14和栅氧层15。

在N阱23中形成有P+区21，该P+区21作为二极管的正极与输出端PAD相连。在N阱23中形成有N+区22，该N+区22作为二极管的负极与电源端相连。

在正常情况下，二极管DIO_P是截止的，处于反向偏置状态。在ESD情况发生时，输出端PAD上会有一个2000V或者更高的电压，二极管DIO_P就会形成正向偏置，二极管的正向导通的电流是指数型的，所以会产生一个很大的瞬间静电泄放电流从二极管DIO_P流过，从而泄放掉输出端PAD上的高电压，完成ESD保护功能。然而，这个输出电路需要一个较大面积的二极管器件，它增加了芯片面积、同时会增加输出电容，输出电容带来的直接危害是输出电路需要驱动更大的负载，以至于输出电路的工作频率降低。

因此，有必要提供一种改进的技术方案来克服上述问题。

【发明内容】

本发明的目的在于提供一种高速输出电路，其具有内置的静电保护器件，这样不但降低了芯片面积，还降低输出电容值。

为了解决上述问题，根据本发明的一个方面，本发明提供一种输出电路，其包括：输出端；连接于电源端和所述输出端之间的第一输出单元，其包括晶体管MP1、晶体管MP0和电阻RP，其中晶体管MP0的源极与电源端相连，晶体管MP0的漏极通过电阻RP与所述输出端相连，晶体管MP1的源极与电源端相连，晶体管MP1的漏极直接所述输出端相连；连接于接地端和所述输出端之间的第二输出单元，其包括晶体管MN1、晶体管MN0和电阻RN，其中晶体管MN0的源极与接地端相连，晶体管MN0的漏极通过电阻RN与所述输出端相连，晶体管MP1的源极与接地端相连，晶体管MN1的漏极直接所述输出端相连。

进一步的，晶体管MP1的栅极与晶体管MP0的栅极相连，它们接收第一输出控制信号，晶体管MN1的栅极与晶体管MN0的栅极相连，它们接收第二输出控制信号。

进一步的，晶体管MP1和MP0为PMOS晶体管，晶体管MN1和MN0为NMOS晶体管，在第一输出控制信号为高电平时，晶体管MP1和MP0截止，在第一输出控制信号为低电平时，晶体管MP1和MP0导通，在第二输出控制信号为高电平时，晶体管MN1和MN0导通，在第二输出控制信号为低电平时，晶体管MN1和MN0截止。

进一步的，在第一输出控制信号和第二输出控制信号的控制下，晶体管MP1导通时，晶体管MN1截止，晶体管MN1导通时，晶体管MP1截止。