[发明专利]一种动态控制频率范围的方法及电路装置

说明书

技术领域

本发明属于信号控制领域，尤其涉及一种动态控制频率范围的方法及电路装置。

背景技术

时钟晶振为芯片中数字系统提供各种频率的时钟，其频率大小直接决定芯片是否合格，频率过大，功耗增加时序过紧；频率过小，芯片效率降低。当芯片应用范围对功耗要求严格时，需要降低基准频率，以降低功耗；当芯片应用对性能要求严格时，需要提高基准频率，以提高芯片处理数据的速度。

芯片集成晶振相对于外部独立晶振，面积减小、成本降低，但是由于芯片工艺和晶圆位置不同，每一颗芯片内晶振误差范围在+-20％，针对此误差，现有技术的实现方案为，在芯片晶圆级测试阶段，以一个基准频率，批量的对芯片进行微调，微调后误差减小，频率范围固定，比如：误差从基准频率的+-20％减小到+-5％。

因此，现有时钟晶振微调电路基准频率固定，不利于芯片根据不同客户需求，配置不同最高频率，使芯片良品率和适用范围大大降低。

发明内容

本发明提供一种动态控制频率范围的方法及电路装置，以解决上述问题。

本发明还提供一种动态控制频率范围的方法，包括以下步骤：

控制模块根据得到的基准频率索引值，获取基准频率并将所述基准频率发送至结果比较模块，同时通过结果比较模块触发定时器开始定时和计数器开始计数；

定时时间到达时，计数器停止计数并将计数值发送至所述结果比较模块；

所述结果比较模块根据获得的基准频率和计数值，获得调整后的晶振频率值并将所述调整后的晶振频率值分别与预设的晶振频率最高值、预设的晶振频率最低值进行比较并根据比较结果，按照预设处理策略，进行相应处理。

本发明还提供一种动态控制频率范围的电路装置，包括控制模块、结果比较模块、定时器、计数器；其中，所述控制模块与所述结果比较模块相连；所述结果比较模块分别与所述定时器、所述计数器相连；

所述控制模块，用于根据得到的基准频率索引值，获取基准频率并将所述基准频率发送至结果比较模块，同时通过所述结果比较模块触发定时器开始定时和计数器开始计数；

所述定时器，用于控制定时时间；

所述计数器，用于停止计数时将计数值发送至所述结果比较模块；

所述结果比较模块，用于根据获得的基准频率和计数值，获得调整后的晶振频率值并将所述调整后的晶振频率值分别与预设的晶振频率最高值、预设的晶振频率最低值进行比较并根据比较结果，按照预设处理策略，进行相应处理。

相较于先前技术，根据本发明提供的一种动态控制频率范围的方法及电路装置，实现了晶振频率范围可变，灵活性得到很大的提升，更好地实现了功耗与性能的平衡。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1所示为本发明实施例1的动态控制频率范围的方法流程图；

图2所示为本发明实施例2的动态控制频率范围的方法流程图；

图3所示为本发明实施例3的动态控制频率范围的电路装置结构图。

具体实施方式

下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

图1所示为本发明实施例1的动态控制频率范围的方法流程图，包括以下步骤：

步骤101：输入输出模块通过参考时钟进行定时并设置定时器和定时时间，晶振频率输出模块通过输出时钟设置计数器；

输入输出模块通过参考时钟进行定时并设置定时器和定时时间，晶振频率输出模块通过输出时钟设置计数器的过程为：

输入输出模块(芯片中的input/output模块)通过参考时钟clk_ref进行定时并设置定时器clk_ref_cnt和定时时间；晶振频率输出模块通过输出时钟clk_osc设置计数器osc_cnt，所述clk_osc是指被微调时钟。

定时时间可以根据实际情况进行灵活设定(例如：10ms)，在此不限定本发明的保护范围；定时时间过短影响精度，过长则浪费测试时间；如需使微调更快，则设置定时时间更小，反之则更大。

步骤102：控制模块根据得到的基准频率索引值，获取基准频率并将所述基准频率发送至结果比较模块，同时通过结果比较模块触发定时器开始定时和计数器开始计数；