[发明专利]一种面向内存计算的异构混合内存方法和装置

说明书

一、技术领域

本发明涉及计算机领域，尤其涉及一种异构混合内存的设计方法和装置。

二、背景技术

传统计算机内存和外存之间的I/O性能不匹配一直是造成数据处理速度低下的重要原因。近年来云计算、大数据等新一代信息技术迅速发展，内存计算技术应运而生，内存计算(In-Memory Computing)就是CPU直接从内存而非硬盘上读取数据，将大量的数据装载在内存中，并对数据进行计算、分析。所以传统计算平台面临的问题包括内存容量不够大、能耗高等方面。

另外，传统基于NVM(Non-Volatile Memory,非易失性存储器)的应用是将NVM作为PCIE SSD(即PCIe SSD，SSD为固态硬盘Solid State Drive)或SAS SSD(SAS，Serial Attached SCSI即串行连接SCSI)使用，其主要特征是取代机械硬盘，或者是作为内存与硬盘之间的Cache(缓存)使用。这样做可以使得IO性能提升很大，但是对内存级别，如容量、功耗、速度等没有任何改善。

三、发明内容

针对上述问题，本发明提出基于DRAM和NVM的异构混合内存系统架构，构建大容量、低功耗的异构混合内存系统，以解决现有计算机内存性能和容量较低、需频繁与磁盘I/O交换等一系列问题，以寻求速度接近DRAM、容量和能耗接近NVM的异构混合内存系统。

本发明系统包括处理器、DRAM内存条、NVM控制器和NVM内存条等部分，异构混合内存的存储介质由DRAM和NVM组成，DRAM和NVM两者进行统一编址，可提高CPU的访问效率。同时提出了DRAM作为NVM的Cache使用，根据数据访问频率存放在不同的地址空间以达到优化内存访问性能的目的。采用目录的Home侦听方式实现多个处理器之间的异构内存数据一致性维护。

根据本发明的发明目的，其中提供一种面向内存计算的异构混合内存装置，其组成包括：CPU处理器、DRAM内存条、NVM控制器和NVM内存条，其中DRAM内存条通过DDR总线连接到CPU内存控制器上，NVM控制器上行接口是通过CPU一致性总线连接到CPU，下行接口是通过NVM总线连接到NVM内存条，其特征在于：

一方面CPU通过集成的内存控制器访问DRAM内存条；

另一方面CPU通过一致性总线(CPU coherence bus)访问NVM控制器下面的NVM内存条。

根据本发明进一步的发明目的，其中容量较小的DRAM作为近端内存使用，而速度较慢、容量较大的NVM作为远端内存使用。

根据本发明进一步的发明目的，其中近端内存和远端内存两者统一编址，可以提高CPU的访问效率。

根据本发明进一步的发明目的，其中近端内存就是将DRAM充当NVM非易失存储器的Cache，用于掩盖和缓解NVM相对于DRAM较差的延迟性能。

根据本发明进一步的发明目的，其中根据数据的访问频率将数据存放在不同的地址空间以达到优化内存访问性能的目的。

根据本发明进一步的发明目的，其中通过CPU一致性总线(CPU coherence bus)向NVM控制器发出读写请求，NVM控制器根据DRAM Cache是否命中，决定是否返回数据或转换成为NVM读写命令。

根据本发明的另一发明目的，其中提供一种面向内存计算的异构混合内存方法，其组成包括：CPU处理器、DRAM内存条、NVM控制器和NVM内存条，其中DRAM内存条通过DDR总线连接到CPU内存控制器上，NVM控制器上行接口是通过CPU一致性总线连接到CPU，下行接口是通过NVM总线连接到NVM内存条，其特征在于：

一方面CPU通过集成的内存控制器访问DRAM内存条；

另一方面CPU通过一致性总线(CPU coherence bus)访问NVM控制器下面的NVM内存条。

根据本发明进一步的发明目的，其中容量较小的DRAM作为近端内存使用，而速度较慢、容量较大的NVM作为远端内存使用。

根据本发明进一步的发明目的，其中近端内存和远端内存两者统一编址，可以提高CPU的访问效率。

根据本发明进一步的发明目的，其中近端内存就是将DRAM充当NVM非易失存储器的Cache，用于掩盖和缓解NVM相对于DRAM较差的延迟性能。

根据本发明进一步的发明目的，其中根据数据的访问频率将数据存放在不同的地址空间以达到优化内存访问性能的目的。