[发明专利]一种面向内存计算的异构混合内存方法和装置

权利要求书

1.一种面向内存计算的异构混合内存装置，其组成包括：CPU处理器、DRAM内存条、NVM控制器和NVM内存条，其中DRAM内存条通过DDR总线连接到CPU内存控制器上，NVM控制器上行接口是通过CPU一致性总线连接到CPU，下行接口是通过NVM总线连接到NVM内存条，其特征在于：

一方面CPU通过集成的内存控制器访问DRAM内存条；

另一方面CPU通过一致性总线(CPU coherence bus)访问NVM控制器下面的NVM内存条。

2.如权利要求1所述的面向内存计算的异构混合内存装置，其中容量较小的DRAM作为近端内存使用，而速度较慢、容量较大的NVM作为远端内存使用。

3.如权利要求2所述的面向内存计算的异构混合内存装置，其中近端内存和远端内存两者统一编址，可以提高CPU的访问效率。

4.如权利要求2所述的面向内存计算的异构混合内存装置，其中近端内存就是将DRAM充当NVM非易失存储器的Cache，用于掩盖和缓解NVM相对于DRAM较差的延迟性能。

5.如权利要求2所述的面向内存计算的异构混合内存装置，其中根据数据的访问频率将数据存放在不同的地址空间以达到优化内存访问性能的目的。

6.如权利要求2所述的面向内存计算的异构混合内存装置，其中通过CPU一致性总线(CPU coherence bus)向NVM控制器发出读写请求，NVM控制器根据DRAM Cache是否命中，决定是否返回数据或转换成为NVM读写命令。

7.一种面向内存计算的异构混合内存方法，其组成包括：CPU处理器、DRAM内存条、NVM控制器和NVM内存条，其中DRAM内存条通过DDR总线连接到CPU内存控制器上，NVM控制器上行接口是通过CPU一致性总线连接到CPU，下行接口是通过NVM总线连接到NVM内存条，其特征在于：

一方面CPU通过集成的内存控制器访问DRAM内存条；

另一方面CPU通过一致性总线(CPU coherence bus)访问NVM控制器下面的NVM内存条。

8.如权利要求7所述的面向内存计算的异构混合内存方法，其中容量较小的DRAM作为近端内存使用，而速度较慢、容量较大的NVM作为远端内存使用。

9.如权利要求8所述的面向内存计算的异构混合内存方法，其中近端内存和远端内存两者统一编址，可以提高CPU的访问效率。

10.如权利要求8所述的面向内存计算的异构混合内存方法，其中近端内存就是将DRAM充当NVM非易失存储器的Cache，用于掩盖和缓解NVM相对于DRAM较差的延迟性能。

11.如权利要求8所述的面向内存计算的异构混合内存方法，其中根据数据的访问频率将数据存放在不同的地址空间以达到优化内存访问性能的目的。

12.如权利要求8所述的面向内存计算的异构混合内存方法，其中通过CPU一致性总线(CPU coherence bus)向NVM控制器发出读写请求，NVM控制器根据DRAM Cache是否命中，决定是否返回数据或转换成为NVM读写命令。