[发明专利]一种监测器件的低工作电压失效的测试方法

说明书

技术领域

本发明涉及半导体领域，尤其涉及一种监测器件的低工作电压失效的测试方法。

背景技术

随着制程开发的技术节点向55nm，40nm及以下发展，Vmin良率提升就成为新技术开发的关键。低工作电压良率难以提升，主要是由于在高阶制程(55nm，40nm，28nm)下，器件的局域差异过大导致良率流失。通常采用WAT查找器件的局域差异，但是由于采用WAT测试数量有限，无法监测百万分之一级概率问题(SRAM百万bit内，有一个bit失效，即为fail)。采用现有技术并不能大批量的检测出MOS器件多晶硅的离子掺杂的工作区间(working window)，以及器件是否存在交叉扩撒的问题。

根据55nm制程开发经验，可知MOS器件多晶硅的离子掺杂(N/P poly dopant)引起的交叉扩撒(cross diffusion)是低工作电压Vmin失效的主要原因，交叉扩撒是指当硼或磷扩散到N+Poly/P+Poly会引起，NMOS poly/PMOS Poly的寄生效电容变化，引起额定电压升高，最终引起局域器件失配(Local Mismatch)从而导致低工作电压失效良率流失。

中国专利(CN 103377892 A)公开了一种半导体器件制造方法，该方法提供半导体衬底，在所述半导体衬底上依次沉积栅介质层、虚拟栅极层；图案化所述虚拟栅极层和栅介质层以形成栅极堆叠结构；湿法清洗包括所述栅极堆叠结构的器件表面，并在所述器件表面沉积纯氮化硅层；在所述栅极堆叠结构两侧的半导体衬底中进行轻掺杂源/漏区离子注入；在所述栅极堆叠结构两侧的半导体衬底上方形成侧墙；在所述栅极堆叠结构两侧的半导体衬底中进行重掺杂源/漏区离子注入；在所述纯氮化硅层上方沉积接触孔刻蚀停止层并顶部平坦化至所述虚拟栅极层；移除所述虚拟栅极层形成接触孔，并在所述接触孔中填充多晶硅或金属以形成栅电极。

该专利避免了栅极堆叠结构底部鸟嘴侵入物的形成，同时改善了栅极堆叠结构侧壁和顶部的微笑效应，提高了栅极堆叠结构的厚度均匀性以及栅介质层的膜品质；提高器件性能。但并没有解决大批量的检测出MOS器件多晶硅的离子掺杂的工作区间，以及器件是否存在交叉扩撒的问题。

中国专利(CN 102122626 A)公开了一种获得交替的P型和N型半导体的方法，包括以下步骤：步骤一.在N型外延硅片上成长介质膜，利用光刻/刻蚀形成沟槽，并通过牺牲氧化去除沟槽表面的缺陷；步骤二.利用外延工艺在沟槽中生长P型外延层并同时掺入碳；当掺碳层厚度达到要求后继续生长P型外延填满沟槽或填充到一定厚度后填入不掺杂的硅，得到无缝的沟槽填充；步骤三.利用回刻或化学机械研磨将硅片表面生成的多晶硅去除步骤四.将表面的介质膜去掉，从而得到一种交替的P型和N型结构。

该专利可以抑制P型外延层中硼在后续热过程中的扩散，减低器件的导通电阻，提高器件的性能。但并没有解决但并没有解决大批量的检测出MOS器件多晶硅的离子掺杂的工作区间，以及器件是否存在交叉扩撒的问题。

发明内容

本发明为解决现有技术无法大批量的检测出MOS器件多晶硅的离子掺杂的工作区间，以及器件是否存在交叉扩撒的问题，从而提供一种监测器件的低工作电压失效的测试方法的技术方案。

本发明所述一种监测器件的低工作电压失效的测试方法，包括下述步骤：

步骤1.建立多个测试结构，所有的所述测试结构的结构均相同；

步骤2.在每个所述测试结构上均放置有宽度不同的遮盖板；

步骤3.对所有的所述测试结构进行离子掺杂，被遮盖板覆盖的区域不能进行离子掺杂，能进行离子掺杂的区域为所述测试结构的工作区间；

步骤4.同时测试所有所述测试结构的饱和电流和工作电压，根据测试结果获取所述测试结构所对应的工作区间是否存在是失效，从而获取器件的低工作电压是否失效。

优选的，步骤4中同时测试所有所述测试结构的饱和电流和工作电压，其中，测试每个所述测试结构的饱和电流和工作电压每的具体过程为：

将所述测试结构的晶体管连接到Pad点上，所述晶体管包括第一上拉晶体管、第二上拉晶体管、第一下拉晶体管和第二下拉晶体管，获取每个晶体管的饱和电流和工作电压。

优选的，步骤4中获取所述测试结果的具体过程为：

步骤41.逐一将所述饱和电流与标准的饱和电流Idsat进行比较，判断饱和电流是否在所述标准饱和电流Idsat±10％的范围内，若是，则所述晶体管能正常工作；若否，则所述晶体管不能正常工作；