[发明专利]一种降低源极和漏极电阻的方法

说明书

本发明公开了一种降低源极和漏极区电阻的方法。通过该方法可有效降低源极和漏极区电阻。该方法包括：在衬底上形成的栅极、源极和漏极区和侧墙；在源极和漏极区上形成半导体层；沉积掩膜层，并选择性地去除部分掩模层；刻蚀所述半导体层；去除所述掩膜层，从而在源极和漏极区上形成凸起结构。

技术领域

本发明涉及半导体制造领域，尤其涉及降低源极和漏极区电阻的方法。

背景技术

随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法提高当前主流硅CMOS器件的性能受到越来越多物理、工艺的限制。为了使集成电路技术能延续摩尔定律所揭示的发展速度，必须开发与硅工艺兼容的新材料、新结构和新性质。

图1示出现有技术中在器件100上形成的金属硅化物的横截面图。如图1所示，在栅106和源极和漏极区110上覆盖有金属硅化物膜112。这些金属硅化物膜110利用自对准工艺形成。首先，在晶片表面上共形沉积一层金属，通过低温快速退火工艺该金属会与多晶硅或硅衬底中的硅发生反应形成金属硅化物，而不会与氮化硅或氧化硅反应，接下来通过高温快速退火工艺使接触电阻由高阻相转变为低阻相进而降低接触电阻，再通过选择性蚀刻去除该金属，由于在栅和源极和漏极接触区之外的部分中存在氧化硅或氮化硅等阻挡层，因此金属未能与多晶硅或硅衬底反应生成金属硅化物，因此接触区外的金属在该步骤中被去除，而栅和源极和漏极接触区上形成的金属硅化物被保留下来形成金属硅化物层112。

在CMOS工艺中，这种自对准工艺可降低源极和漏极接触电阻。然而，随着晶体管的特征尺寸的减小，源极和漏极的接触面积不断减小，导致源极和漏极接触电阻增大。

因此，需要一种新结构、新工艺，来增加源极和漏极面积，从而降低源极和漏极电阻。

发明内容

本发明的目的是提供一种半导体器件的制造方法和结构，通过该方法和结构可降低源极和漏极电阻。

根据本发明的一个方面，提供一种半导体器件的制造方法，包括：在衬底上形成的栅极、源极和漏极区和侧墙；在源极和漏极区上形成半导体层；沉积掩膜层，并选择性地去除部分掩模层；刻蚀所述半导体层；去除所述掩膜层，从而在源极和漏极区上形成凸起结构。

根据本发明的一个方面，前述方法中，半导体层是硅层。

根据本发明的一个方面，前述方法中，半导体层包括与所述源极和漏极区直接接触的SiGe层、在所述SiGe层上的硅层。

根据本发明的一个方面，前述方法中，半导体层包括与所述源极和漏极区直接接触的第一硅层，在所述第一硅层上的SiGe层、在所述SiGe层上的第二硅层。

根据本发明的一个方面，前述方法中，刻蚀所述半导体层包括以所述SiGe层作为刻蚀停止层，刻蚀所述SiGe层上的硅层。

根据本发明的一个方面，前述方法中，SiGe层的厚度大于10埃。

根据本发明的一个方面，前述方法还包括在刻蚀所述半导体层后，去除所述SiGe层。

根据本发明的一个方面，前述方法中，选择性地去除部分掩模层包括通过各向异性刻蚀工艺刻蚀掩膜层，由于所述栅极、源极和漏极区上的掩膜层厚度小于所述侧墙两侧上掩膜层的厚度，因此在刻蚀掉所述栅极、源极和漏极区上的掩膜层后，在所述侧墙两侧上形成侧墙掩膜层。

根据本发明的一个方面，前述方法中，侧墙硬掩膜的宽度大于30埃。

根据本发明的一个方面，前述方法中，多次重复所述形成侧墙掩膜层和刻蚀半导体层的步骤，以在所述源极和漏极区上形成多阶梯状源极和漏极结构。

根据本发明的一个方面，前述方法中，掩膜层由以下材料中的任一种形成：氧化硅、氮化硅、SiON、非晶碳或它们的任意组合。