[发明专利]基于标准工艺的超低功耗非易失性存储器

权利要求书

1.一种基于标准工艺的超低功耗非易失性存储器，包括多个存储单元，其特征在于：每个存储单元包括模块A和模块B，模块A由控制管MA01、第一隧穿管MA02、第一读取管MA03和选择管MA04四个晶体管连接构成，其中控制管MA01和第一隧穿管MA02是由源极、漏极、阱三端相连构成电容形式的器件；控制管MA01的源极A02、漏极A01和第一N阱NW1三端互连之后连接到控制端口CP；第一隧穿管MA02的源极A04、漏极A03、第二N阱NW2互连并连接至隧穿端口TP；第一读取管MA03的源极A05与第三N阱NW3互连至读取端口RP；选择管MA04的漏极A07与MA03的漏极A06相连接，其源极A08连接至模块A的数据输出端ADO，其栅极连接至选择控制端口SP；控制管MA01、第一隧穿管MA02、第一读取管MA03的栅极互连构成封闭的浮栅A_FG；

模块B由控制管MB01、第二隧穿管MB02、第二读取管MB03和选择管MB04四个晶体管连接构成，其中控制管MB01和第二隧穿管MB02是由源极、漏极、阱三端相连构成电容形式的器件；控制管MB01的源极B02、漏极B01和第一N阱NW1三端互连之后连接到控制端口CP；第二隧穿管MB02的源极B04、漏极B03、第二N阱NW2互连并连接至隧穿端口TP；第二读取管MB03的漏极B05连至读取端口RP；选择管MB04的漏极B07与MB03的源极B06相连接，其源极B08连接至模块B的数据输出端BDO，其栅极连接至选择控制端口SP；控制管MB01、第二隧穿管MB02、第二读取管MB03的栅极互连构成封闭的浮栅B_FG；所述的模块A中的控制管MA01的栅极面积远大于第一隧穿管MA02、第一读取管MA03的栅极面积；模块B中的控制管MB01的栅极面积大于第二隧穿管MB02、第二读取管MB03的栅极面积；所述模块A中的控制管MA01、第一隧穿管MA02、第一读取管MA03为PMOS晶体管，选择管MA04为NMOS晶体管；模块B中的控制管MB01、第二隧穿管MB02为PMOS晶体管，第二读取管MB03、选择管MB04为NMOS晶体管。

2.如权利要求1所述的一种基于标准工艺的超低功耗非易失性存储器，其特征在于：所述存储单元结构中的控制管MA01、MB01放置在第一N阱NW1中；第一隧穿管MA02与第二隧穿管MB02放置在第二N阱NW2中；第一读取管MA03放置在第三N阱NW3中；第二读取管MB03、选择管MA04和选择管MB04放置在第一P阱PW1中。

3.如权利要求1所述的一种基于标准工艺的超低功耗非易失性存储器，其特征在于：所述的模块A中的控制管MA01、第一隧穿管MA02、第一读取管MA03和选择管MA04和模块B中的控制管MB01、第二隧穿管MB02、第二读取管MB03和选择管MB04的栅氧化层的厚度均相同。

4.如权利要求1所述的一种基于标准工艺的超低功耗非易失性存储器，其特征在于：所述的模块A中的控制管MA01、第一隧穿管MA02、第一读取管MA03和选择管MA04和模块B中的控制管MB01、第二隧穿管MB02、第二读取管MB03和选择管MB04均为单层多晶硅栅结构。

5.如权利要求1所述的一种基于标准工艺的超低功耗非易失性存储器，其特征在于：所述的模块A中控制管MA01、第一隧穿管MA02、第一读取管MA03三个器件由电容的耦合作用，将耦合之后的电势叠加形成浮栅A_FG上的电势；模块B中控制管MB01、第二隧穿管MB02、第二读取管MB03三个器件由电容的耦合作用，将耦合之后的电势叠加形成浮栅B_FG上的电势。

6.如权利要求1所述的一种基于标准工艺的超低功耗非易失性存储器，其特征在于：所述控制管MA01、第一隧穿管MA02、控制管MB01、第二隧穿管MB02采用带有源漏注入的N阱电容结构。

7.如权利要求1所述的一种基于标准工艺的超低功耗非易失性存储器，其特征在于：所述的存储单元引出的控制端口CP、隧穿端口TP、读取端口RP、选择控制端口SP在进行不同的操作时施加不同的电压组合。