[发明专利]一种测试MOS器件阱电阻的方法

说明书

技术领域

本发明属于半导体制造领域，涉及一种测试MOS器件阱电阻的方法。

背景技术

CMOS工艺技术是当代VLSI工艺的主流工艺技术，其特点是将NMOS器件与PMOS器件同时制作在同一硅衬底上。CMOS工艺技术一般可分为三类，即P阱CMOS工艺、N阱CMOS工艺和双阱CMOS工艺。

阱是CMOS集成电路制造过程中制备的第一层。CMOS集成电路制备在硅晶片上。晶片有两种，即N型晶片(掺杂了施主原子)和P型晶片(掺杂了受主原子)。以P型晶片为例，N沟道MOSFET(NMOS)直接做在了P型晶片上，而P沟道MOSFET(PMOS)制作在N阱中。衬底或阱有时也被称为MOS管的“体”，在“体”上制作MOS管的CMOS工艺通常被称为“体CMOS工艺”。

图1显示为采用N型衬底的P阱CMOS芯片剖面示意图，其中NMOS制作在P阱中，PMOS直接制作在N型衬底上，S、G、D、B分别代表源极引出端、栅极引出端、漏极引出端、体区引出端，其中，体区引出处包括一重掺杂区域，掺杂类型与相应的阱或衬底掺杂类型相同。

在芯片制造过程中，厂商通常需要监控器件的各个电学参数，从而来判断工艺过程中是否正常。器件阱电阻是其中非常重要的一个参数，对器件很多特性都有很重要的影响。阱有时候也会用来当做电阻使用。因此，阱电阻的测量非常重要。

图2显示为现有技术中的阱电阻测试结构剖面示意图，该测试结构包括衬底、N阱或P阱、及设置于阱两端的两个接触端，测试时，通过测量两个接触端的之间的I-V曲线即可得到阱电阻。现有技术中，阱电阻测试结构需要占用额外的芯片面积，使得制造成本上升，且不利于芯片的小型化。

因此提供一种新的测试MOS器件阱电阻的方法以节省芯片面积并有效测量阱电阻实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种测试MOS器件阱电阻的方法，用于解决现有技术中需要在芯片制作过程中设置额外的阱电阻测试结构，导致制造成本上升，且不利于芯片小型化的问题。

为实现上述目的及其他相关目的，本发明提供一种测试MOS器件阱电阻的方法，所述测试MOS器件阱电阻的方法至少包括：

选取芯片中的一个MOS管，将所述MOS管的源极及体区接地，并在所述MOS管的栅极加上工作电压VDD，在所述MOS管的漏极加上扫描电流I_D，同时测量所述MOS管的漏极电压V_D及体区电流I_body；

绘制V_D-I_D曲线，寻找曲线中的漏极电压反转点，记录该反转点所对应的漏极电流I_D,turn，通过公式R_w＝V_pt/I_body，turn计算得到阱电阻R_w，其中，V_pt为MOS管中寄生三极管的开启电压，I_body，turn为所述反转点所对应体区电流。

可选地，进一步根据公式R_w＝R_w□*L/W得到阱方块电阻R_w□＝V_pt*(W/L)/I_body，turn，其中L为所述MOS管的沟道长度，W为所述MOS管的沟道宽度。

可选地，通过测量所述MOS管的体区与源极之间的I-V曲线得到所述MOS管中寄生三极管的开启电压。

可选地，所述MOS管的沟道长度范围是10～100微米，沟道宽度范围是1～10微米。

可选地，所述MOS管为PMOS管或NMOS管。