[发明专利]源极局域互连结构的形成方法

说明书

技术领域

本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种源极局域互连结构的形成方法。

背景技术

CMOS集成电路制造工艺的发展以及关键尺寸的缩小，很多新的方法被运用到器件制造工艺中，用以改善器件性能。在半导体集成电路中，基本型的基于W塞的接触孔刻蚀方案已经被广泛应用于大规模集成电路制造中，关于形成接触孔的专利请参考美国公开号为US5814862的专利文件以及中国专利CN1873945A所述。对于特殊设计的电路，比如某些flash产品，已经不满足于独立的源极接触孔，而是试图使用局域互连型的接触将若干个接触孔串联起来，通常是通过一位线将所有的源极接触孔串联，以达到统一源极电压，减少因为源极电压不均造成写入和读取误差。

但在实际工艺中，现有的源极局域互连结构，在沟槽刻蚀时对于STI层的损伤是无法回避的问题，请参阅图1，图中1为半导体衬底，2为STI结构(浅沟槽隔离结构)，3为源极局域互连结构，4为漏极，5为源极，6为栅极，此外，源极局域互连结构的周围为ILD(层间介质)层(图中未示出)。由于STI结构内填充的材质为SiO2，而与ILD层的SiO2材质几乎相同，因此在进行等离子刻蚀工艺时无法形成足够的选择性，因而STI结构损耗过多，导致衬底漏电，极大的制约了击穿电压的提升，即源极电压无法提高到足以写入浮栅的程度，最终导致器件无法达到设计指标。因此，本领域技术人员亟需提供一种新的源极局域互连结构的形成方法，避免STI结构损耗。

发明内容

本发明的目的是针对现有技术中存在上述缺陷，提供了一种避免STI结构损耗的源极局域互连结构的形成方法。

为解决上述问题，本发明提供一种源极局域互连结构的形成方法，包括以下步骤：

步骤S01：提供一半导体衬底，在所述衬底上依次形成层间介质层、底部抗反射涂层以及第一掩膜层，所述第一掩膜层具有界定通孔的第一开口；

步骤S02：沿所述第一开口对所述底部抗反射涂层以及层间介质层刻蚀，以形成暴露出所述衬底的通孔；

步骤S03：去除所述第一掩膜层以及底部抗反射涂层；

步骤S04：在所述通孔内填充有机物并覆盖所述层间介质层，以形成填充层；在所述填充层上形成第二掩膜层，所述第二掩膜层具有界定沟槽的第二开口；

步骤S05：沿所述第二开口对所述填充层以及层间介质层刻蚀，以形成沟槽；其中，所述沟槽的底部位于所述层间介质层中；

步骤S06：去除第二掩膜层以及填充层，在上端为沟槽、下端为通孔的结构内填充金属材料，以形成源极局域互连结构。

优选的，步骤S01中,所述第一掩膜层为光刻胶层、无定形碳涂层、可旋涂的玻璃涂层或有机绝缘层其中的一种或几种的组合。

优选的，步骤S04中，所述填充层为底部抗反射涂层、无定形碳涂层或有机绝缘层其中的一种。

优选的，步骤S04中，所述第二掩膜层为底部抗反射涂层或光刻胶层。

优选的，步骤S05中，所述沟槽的深度不小于

优选的，所述衬底上具有栅极，所述沟槽的底部与所述栅极的顶部之间的间距至少为

优选的，步骤S06中，在上端为沟槽、下端为通孔的结构内填充金属材料，具体包括：

在上端为沟槽、下端为通孔的结构表面淀积氮化钛粘接层或钛粘接层；

在上端为沟槽、下端为通孔的结构内填充金属钨；

对沟槽内的金属钨平坦化，形成源极局域互连结构。

优选的，采用物理气相积淀工艺淀积氮化钛粘接层或钛粘接层。

优选的，步骤S03中，去除所述第一掩膜层以及底部抗反射涂层的工艺为灰化工艺。

优选的，形成通孔以及沟槽的工艺均为等离子刻蚀。

从上述技术方案可以看出，本发明提供的源极局域互连结构的形成方法中，最终形成一种上端为沟槽、下端为通孔的源极局域互连结构，该结构避免了沟槽与STI结构接触，因而解决了在刻蚀过程中STI结构损耗过多，导致衬底漏电和击穿电压不足的问题。本发明的工艺方法相对传统的源极局域互连结构的形成工艺避免了衬底漏电，使击穿电压等电性指标达到预定指标，大大提升了器件的电性能。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1是现有的源极局域互连结构的结构示意图；

图2是本发明源极局域互连结构的形成方法的流程图；