[发明专利]1553B总线的协处理器系统与协处理方法

说明书

技术领域

本发明涉及卫星电子设备中用于平台及载荷星载电子设备的1553B总线的改进，尤其涉及一种1553B总线的协处理器系统与协处理方法。

背景技术

1553B总线(全称MIL-STD-1553B总线)是一种时分制指令响应型串行多路数据传输总线，最初是由美国在70年代为适应飞机的发展而提出的飞机内部电子系统联网的标准。因其数据传输具有可靠性高、安全性高的特点，广泛应用于航天航空、舰艇系统等不同的军事平台以及一些民用领域。

1553B总线通信方式应用于星载电子设备中主要实现遥控注数、遥测采集、内存数据下载等数据传输，数据传输量大、数据种类多，按照1553B总线的传输协议，总线控制器以输出中断的方式请求主机响应，进行通信。

传统设计中采用独立微处理器芯片如单片机80C32等作为主机响应总线控制器的中断信号，实现总线通信。该实施方案将需要一个独立功能模块实现总线通信。由于星载电子设备结构多采用小型化层叠模式设计，增加功能模块将造成结构的刚性变差。同时采用微处理器芯片造成产品成本增加。同时增加了处理器软件设计工作，造成星载电子设备可靠度降低，估计至少下降2个百分点。

发明内容

本发明要解决的技术问题是如何使得响应总线控制器的中断信号，实现总线通信的成本更低、可靠性更佳、集成度更高、效果更好。

为了解决这一技术问题，本发明提供了一种1553B总线的协处理器系统，包括程序存储器和集成于现场可编程门阵列(FPGA)中的IP核，所述IP核包括微程序控制器，所述微程序控制器与所述程序存储器连接，所述微处理器控制器分别与1553B总线的总线控制器和数据存储器连接。

所述程序存储器用以存储总线数据处理模块的代码。

所述微程序控制器至少用以：

预存若干控制指令；

读取所述程序存储器中的代码，并进行解析，得到总线数据处理模块；

进而实现：

利用所述总线数据处理模块查询获得所述总线控制器传输而来的基于总线数据的信号；

依据该基于总线数据的信号以相应的时序输出相应的控制指令。

所述总线控制器至少用以将接收到的总线数据依据总线协议解析处理后发送基于总线数据的信号至所述微处理控制器。

基于总线数据的信号至少包括了中断信号及相关标志信号。

所述总线数据处理模块用以：

使得所述总线控制器实现初始化；

使得所述总线控制器实现总线数据的解析处理，并生成相应的基于总线数据的信号；

使得所述程序控制器以预设的频率查询获得所述的基于总线数据的信号。

当1553B总线处于缓存零等待模式中时，

所述微程序控制器与总线控制器共享1553B总线的RAM接口；

所述微处理器控制器占有地址/数据总线的使用权。

当1553B总线处于缓存零等待模式中时，若所述微处理器控制器被配置为无握手机制，则所述总线控制器被配置成零等待模式。

本发明还提供了一种1553B总线的协处理方法，提供了程序存储器和集成于现场可编程门阵列(FPGA)中的微程序控制器，该方法包括如下步骤：

S1：微程序控制器读取所述程序存储器中的代码，并进行解析，得到总线数据处理模块；

S2：微程序控制器利用所述总线数据处理模块查询获得所述总线控制器传输而来的基于总线数据的信号；

S3：微程序控制器依据该基于总线数据的信号以相应的时序输出相应的控制指令。

在所述步骤S2前，还包括：

所述总线控制器将接收到的总线数据依据总线协议解析后发送所述基于总线数据的信号至所述微处理控制器。

本发明形成1553B总线通信协处理IP核设计，可以通过FPGA器件实现对1553B总线通信的控制。与现有技术相比，其优点和有益效果是：突破现有采用独立微处理器芯片控制1553B总线通信的设计，协处理器IP核的设计便于集成于可编程逻辑器件中，工程运用效果好、调试方便，减少元器件使用种类，取得降低设计成本，提高可靠性的有益效果。

附图说明

图1是本发明一实施例中1553B总线的协处理器IP核的连接示意图；

图2是本发明一实施例中微处理器控制器的逻辑流程图；

图3是本发明一实施例中的程序设计流程图。

具体实施方式