[发明专利]1553B总线的协处理器系统与协处理方法

权利要求书

1.一种1553B总线的协处理器系统，包括程序存储器和集成于现场可编程门阵列(FPGA)中的IP核，所述IP核包括微程序控制器，所述微程序控制器与所述程序存储器连接，所述微处理器控制器分别与1553B总线的总线控制器和数据存储器连接。

2.如权利要求1所述的1553B总线的协处理器系统，其特征在于：所述程序存储器用以存储总线数据处理模块的代码。

3.如权利要求1所述的1553B总线的协处理器系统，其特征在于：所述微程序控制器至少用以：

预存若干控制指令；

读取所述程序存储器中的代码，并进行解析，得到总线数据处理模块；

进而实现：

利用所述总线数据处理模块查询获得所述总线控制器传输而来的基于总线数据的信号；

依据该基于总线数据的信号输出相应的控制指令。

4.如权利要求3所述的1553B总线的协处理器系统，其特征在于：所述总线控制器至少用以将接收到的总线数据依据总线协议解析处理后发送基于总线数据的信号至所述微处理控制器。

5.如权利要求3所述的1553B总线的协处理器系统，其特征在于：所述基于总线数据的信号至少包括了中断信号及相关标志信号。

6.如权利要求2至5任意之一所述的1553B总线的协处理器系统，其特征在于：所述总线数据处理模块用以：

使得所述总线控制器实现初始化；

使得所述总线控制器实现总线数据的解析处理，并生成相应的基于总线数据的信号；

使得所述程序控制器以预设的频率查询获得所述的基于总线数据的信号。

7.如权利要求1所述的1553B总线的协处理器系统，其特征在于：当1553B总线处于缓存零等待模式中时，

所述微程序控制器与总线控制器共享1553B总线的RAM接口；

所述微处理器控制器占有地址/数据总线的使用权。

8.如权利要求7所述的1553B总线的协处理器系统，其特征在于：当1553B总线处于缓存零等待模式中时，若所述微处理器控制器被配置为无握手机制，则所述总线控制器被配置成零等待模式。

9.一种1553B总线的协处理方法，提供了程序存储器和集成于现场可编程门阵列(FPGA)中的微程序控制器，该方法包括如下步骤：

S1：微程序控制器读取所述程序存储器中的代码，并进行解析，得到总线数据处理模块；

S2：微程序控制器利用所述总线数据处理模块查询获得所述总线控制器传输而来的基于总线数据的信号；

S3：微程序控制器依据该基于总线数据的信号输出相应的控制指令。

10.如权利要求9所述的1553B总线的协处理方法，其特征在于：在所述步骤S2前，还包括：

所述总线控制器将接收到的总线数据依据总线协议解析后发送所述基于总线数据的信号至所述微处理控制器。