[发明专利]等离子体损伤测试结构及其制作方法

说明书

本申请公开了一种等离子体损伤测试结构，该等离子体损伤测试结构包括：晶体管，设置于衬底中；互连层，包括第一顶层金属层和第一底层金属层，第一底层金属层与晶体管中的栅极之间形成电连接；测试互连层，包括第二顶层金属层和第二底层金属层，测试互连层设置于衬底上；焊盘结构，包括具有通孔的介质层和设置于通孔中的金属焊盘，焊盘结构设置于第二顶层金属层上，该等离子体损伤测试结构还包括：金属连接层，金属连接层的第一端设置于第一顶层金属层的表面上，金属连接层与测试互连层之间形成电连接。制作该等离子体损伤测试结构的过程中产生的等离子损伤得以减少，从而减少了该等离子体损伤测试结构中的等离子损伤。

技术领域

本申请涉及半导体集成电路的技术领域，具体而言，涉及一种等离子体损伤测试结构及其制作方法。

背景技术

在半导体芯片的制作过程中，通常需要使用等离子体工艺以形成所需器件，例如采用等离子体增强化学气相沉积(PECVD)工艺沉积介质层或金属层等，又例如采用等离子体刻蚀工艺对衬底或介质层等进行刻蚀。然而，在等离子体工艺的过程中会产生等离子电荷。如果积累了等离子电荷的导体直接连接到器件的栅极上，就会在栅极和衬底之间的栅氧化层上形成栅极漏电流。当积累的电荷超过一定数量时，这种栅极漏电流会损伤栅氧化层，从而使器件甚至整个芯片的可靠性和寿命严重降低。通常将这种情况称为等离子损伤(PID)，又称为天线效应(PAE)。

为了检测半导体芯片制作过程中的等离子损伤，通常将包含等离子损伤测试结构的晶圆置于半导体芯片的制作工艺过程中，以检测半导体芯片受到的等离子损伤。图1为现有的等离子损伤测试结构的示意图。如图1所示，现有的等离子损伤测试结构包括：设置于衬底10′中的晶体管20′，设置于晶体管20′上的互连层30′，设置于衬底10的表面上的测试互连层40′，以及设置于测试互连层40′上的焊盘结构50′。其中，互连层30′和测试互连层40′通过顶层金属层连接；焊盘结构50′包括具有通孔的介质层51′和设置于通孔中的金属焊盘53′。

在上述等离子损伤测试结构中，焊盘结构是在形成顶层金属层之后形成的，而焊盘结构的制作需要采用等离子体增强化学气相沉积(PECVD)以及等离子体刻蚀工艺，例如采用等离子体增强化学气相沉积工艺形成介质层，又例如采用等离子体增强化学气相沉积工艺在介质层中形成通孔。上述等离子体增强化学气相沉积和等离子体刻蚀过程中产生的等离子电荷会通过顶层金属层传递到器件的栅极上，从而在栅极和衬底之间的栅氧化层上形成栅极漏电流，进而损伤栅氧化层，使得等离子损伤测试结构甚至整个芯片的可靠性和寿命严重降低，并使得采用上述等离子损伤测试结构检测等离子损伤时的准确性降低。目前，针对上述问题还没有有效的解决方法。

发明内容

本申请旨在提供一种等离子体损伤测试结构及其制作方法，以减少制作等离子损伤测试结构的过程中产生的等离子损伤，并提高采用等离子损伤测试结构检测等离子损伤的准确性。

为了实现上述目的，本申请提供了一种等离子体损伤测试结构，该等离子体损伤测试结构包括：晶体管，设置于衬底中；互连层，包括第一顶层金属层和第一底层金属层，第一底层金属层与晶体管中的栅极之间形成电连接；测试互连层，包括第二顶层金属层和第二底层金属层，测试互连层设置于衬底上；焊盘结构，包括具有通孔的介质层和设置于通孔中的金属焊盘，焊盘结构设置于第二顶层金属层上，该等离子体损伤测试结构还包括：金属连接层，金属连接层的第一端设置于第一顶层金属层的表面上，金属连接层与测试互连层之间形成电连接。

进一步地，上述等离子体损伤测试结构中，金属连接层的第二端设置于第二顶层金属层的表面上，且金属连接层的第二端与介质层相连。

进一步地，上述等离子体损伤测试结构中，等离子体损伤测试结构还包括：中间互连层，包括第三顶层金属层和第三底层金属层，中间互连层设置于互连层和测试互连层之间，且第三底层金属层与第二底层金属层相连接；金属连接层的第二端设置于第三顶层金属层的表面上，且金属连接层的第二端与介质层相连。