[发明专利]测试结构及测试方法

说明书

技术领域

本申请涉及半导体集成电路的技术领域，具体而言，涉及一种测试结构及测试方法。

背景技术

在半导体产品的制作过程中，通常需要对半导体基体进行离子注入以在半导体基体中形成阱(well)，然后在阱中形成所需器件(例如晶体管)。特别是含有高压器件(HV device)的半导体产品，常常需要在半导体基体中形成深阱，再在深阱中形成阱，并在阱中形成器件。

然而，在半导体产品处于研发阶段或刚刚进入良率测试阶段的时候，时常会产生阱漏电流(即阱与周围器件之间或不同阱之间产生漏电流)。如果不能及时发现阱漏电流，将导致半导体产品达不到设定性能，并严重耽搁后续半导体产品的生产。

目前，通常采用芯片可靠性测试(WAT)是监测阱漏电流。然而，WAT测试结构无法模拟半导体产品实际使用中的复杂环境(阱与阱之间状况)，因此需要通过对整个芯片进行热点分析(hot spot)以定位阱漏电流。当定位到了阱漏电流的区域之后，由于芯片中没有对阱漏电流进行测量分析的焊盘(pad)，因此只能通过将芯片层层研磨(即芯片去层过程)，直到到达与阱结构相连的接触金属层(CT layer)，然后采用测试机台(例如包括纳米探针和原子力显微镜的机台)进行分析，这些芯片处理和分析需要大量的时间。

因此，如何提供一种能够直接监测到阱漏电流的测试结构，以省去对芯片进行热点分析及芯片去层的处理过程并减少监测阱漏电流所需的时间，成为本领域中亟待解决的技术难题。

发明内容

本申请旨在提供一种测试结构及测试方法，以通过该测试结构监测阱漏电，并减少监测阱漏电流所需的时间。

为了实现上述目的，本申请提供了一种测试结构，用于监测阱漏电流，该测试结构包括：半导体基体；深阱，设置于半导体基体中；第一阱，设置于深阱中；第一掺杂区和导电类型与第一掺杂区的导电类型相反的第二掺杂区，设置于深阱和第一阱之间，且第一掺杂区的导电类型与第一阱的导电类型相同；第三掺杂区和导电类型与第三掺杂区的导电类型相反的第四掺杂区，设置于第一阱中，且第三掺杂区的导电类型与第一掺杂区的导电类型相反；焊盘，分别与第一掺杂区、第二掺杂区、第三掺杂区和第四掺杂区形成电连接。

进一步地，该测试结构包括多个第一阱，且各第一阱中的第三掺杂区中掺杂剂的掺杂量相同或者不相同。

进一步地，该测试结构包括多个第一掺杂区，且各第一掺杂区中掺杂剂的掺杂量相同或者不相同。

进一步地，第二掺杂区呈环形，且第二掺杂区包围第一掺杂区和第一阱设置。

进一步地，第四掺杂区呈环形，且第四掺杂区包围第三掺杂区设置。

进一步地，深阱为深N阱，第一阱为P阱，第一掺杂区和第四掺杂区的导电类型为P型，第二掺杂区和第三掺杂区的导电类型为N型。

进一步地，该测试结构还包括：第二阱，设置于深阱和第一阱之间，且第二阱包围第一掺杂区，第二阱的导电类型与第一掺杂区的导电类型相反。

进一步地，该测试结构还包括：第三阱，设置于深阱和第一阱之间，且第三阱包围第二掺杂区，第三阱的导电类型与第二掺杂区的导电类型相同。

本申请还提供了一种测试方法，用于监测本申请提供的上述测试结构中的阱漏电流，该测试方法包括：步骤S1、在测试结构中的任意一组焊盘上施加测试电压；步骤S2、通过输出值分析定位测试结构中的阱漏电流。

进一步地，在步骤S1中，在4至7组焊盘上施加测试电压，且在各组焊盘上施加相同或不同的测试电压。

应用本申请的技术方案，本申请提供了一种用于监测阱漏电流的测试结构，包括半导体基体，设置于半导体基体中的深阱，设置于深阱中的第一阱，设置于深阱和第一阱之间的第一掺杂区和第二掺杂区，设置于第一阱中的第三掺杂区和第四掺杂区，以及分别与第一掺杂区、第二掺杂区、第三掺杂区和第四掺杂区形成电连接的焊盘，且第一掺杂区、第四掺杂区和第一阱的导电类型相同，第二掺杂区和第三掺杂区的导电类型相同。通过该测试结构能够直接监测到阱漏电流，并迅速找到阱漏电流的方向，从而省去了对芯片进行热点分析及芯片去层的处理过程，进而减少了监测阱漏电流所需的时间。同时，该结构可以作为芯片可靠性测试时的常规监测项目，以提前预警阱漏电流的问题。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了本申请优选实施方式所提供的测试结构的剖面结构示意图；