[发明专利]并行向下兼容的多模IRA_LDPC译码器及其译码方法

说明书

本发明公开了一种并行向下兼容的多模IRA_LDPC译码器，包括：后验信息存储单元、初始化输入信息单口存储单元、后验信息存储和数据处理单元间的数据切换模块、初始化输入信息存储和数据处理单元间的数据切换模块、数据处理单元、先验信息和数据处理单元之间的数据切换模块、先验信息压缩存储单元、压缩后的先验信息符号位存储单元、读写以及功能模块动作控制的主控单元模块以及三个读存储器；本发明的多模IRA_LDPC译码器能兼容不同的并行度提高数据吞吐率，节约单次迭代译码需要的时间。本发明还公开了一种所述多模IRA_LDPC译码器的译码方法。

技术领域

本发明涉及通信领域，特别是涉及一种能应用于高速无线数字通信、多媒体数字电视、光纤通信和卫星通信等诸多系统并行向下兼容的多模IRA_LDPC译码器。本发明还涉及一种并行向下兼容的多模IRA_LDPC译码方法。

背景技术

LDPC码，又称低密度奇偶校验码。在目前的编码方法中，它能很好地接近香农极限的编码性能；在译码性能方面，错误码字无法检测的概率几乎为零，而且还拥有相对简单的译码算法,具有很高的实用价值。因此LDPC码能够广泛应用于现代通信标准中的各个领域。准循环的低密度奇偶校验码是一种特殊的LDPC码，它的校验矩阵的每一个子矩阵或是全0或是单位矩阵的循环移位。这一特性使得LDPC在ASIC实现时拥有更低的复杂度，可以并行操作来提高吞吐率，也便于LDPC译码的调度。

通信信道的多样化，不同信道环境所需要的纠错能力也不一样，灵活的可变码率或者码长的纠错码技术研究显得迫不及待。现代通信系统的数据量越来越大，为了保证实时性，增加系统的效率，提高数据的吞吐率也是LDPC码译码器研究必不可少的热点之一。

LDPC译码算法主要有和积算法和最小和算法两种。在实现的结构上，LDPC译码主要有两相位数据传递(TPMP)和分层迭代两种。TPMP的结构是在单次迭代过程中先进行校验节点更新，再完成变量节点的更新。分层迭代结构是将校验矩阵的所有行列分为若干层，每更新完一行的信息，接着就更新所有列的信息。传统的TPMP算法或者是分层迭代结构都是建立在校验矩阵具有准循环的特点，并行向下兼容的多模IRA_LDPC译码器详细展示了一种译码顺序重排的译码算法，扩展了LDPC译码器的使用范围，增加了其兼容性。

LDPC译码器提高数据吞吐率的方法有很多，传统的LDPC译码器采用的是全并行或者半并行的方式，而且基本都是研究的单一码率标准。全并行的LDPC码，不能够适用于多标准、码率变化的硬件的结构设计，而且硬件实现随着码长的增加会越来越复杂；分块处理的LDPC译码器，对码率结构的设计有所要求；对于涉及到的多标准和码率变化的LDPC译码器，其硬件结构缺乏灵活性，不能做到并行兼容，吞吐率速度方面有一定的困难和瓶颈。

发明内容

本发明要解决的技术问题是提供一种能兼容不同的并行度提高数据吞吐率，节约单次迭代译码需要的时间的并行向下兼容多模IRA_LDPC译码器。本发明还提供了一种并行向下兼容的多模IRA_LDPC译码方法。

为解决上述技术问题，本发明的并行向下兼容多模IRA_LDPC译码器，包括：

后验信息存储单元QRAM连接后验信息存储和数据处理单元间的数据切换模块QIF，后验信息存储单元QRAM共有2×Z个单口随机存取存储器,深度L_QRAM跟码长L_ldpc的关系式为L_ldpc＝Z×L_QRAM，后验信息存储单元QRAM位宽由定点量化后验信息得到，Z表示并行度；

初始化输入信息单口存储单元IRAM连接初始化输入信息存储和数据处理单元间的数据切换模块IIF，用于列扫描变量节点的更新，其存储空间位宽和深度都与后验信息存储单元QRAM一致，个数为后验信息存储单元QRAM的一半；