[发明专利]一种应用于高速串行接口的环形压控振荡器

说明书

技术领域

本发明属于集成电路技术领域，具体涉及一种应用于高速串行接口的环形压控振荡器。 

背景技术

随着数据转换器的精度和转换速率的持续增高，业界对更高速、传输效率更高的数字接口电路的需求在日益增大。传统上，片内外的高速数据传输是通过并行传输来实现的，但是由于并行传输存在队列间难以同步，误码率比较高，传输线之间存在串扰，传输损耗比较大，引脚数量较高等一系列缺点，串行传输已经逐渐替代并行传输成为主流。JESD204串行接口可以提供这种高效率的传输，较之CMOS和LVDS接口产品在速度、尺寸和成本上更有优势。而数据的高速串行传输需要高速、宽频带的时钟信号，在最新版的JESD204B接口标准中，最高数据传输速率可以达到10Gbps以上，这对产生时钟信号的频率综合器电路提出了很高的要求。压控振荡器作为频率综合器的核心模块，怎样实现高频率、宽频带是最重要的挑战之一。 

常用的压控振荡器结构有两种：电感电容振荡器和环形振荡器。电感电容振荡器噪声性能较好，但是频带范围较窄，而且在片上集成的螺旋电感不仅在工艺上很难保证有很高的品质因数而且还会占用很大的芯片面积。环形振荡器的噪声性能相对较差，但是频带较宽、易于实现、占用面积小。 

由于高速串行数据的传输需要高速宽频带的时钟信号，因此环形振荡器结 构被广泛应用于高速串行接口电路中时钟信号的产生。但是已经发表的众多环形振荡器结构都很难直接满足JESD204B标准下的高频率以及宽频带范围。 

发明内容

本发明的目的在于克服上述现有技术中存在的缺点，提供一种应用于高速串行接口的环形压控振荡器，具有振荡频率高、频带范围宽、功耗低的优点。 

为实现上述目的，本发明采用以下技术方案：包括若干个串联的延时单元，其中每一级延迟单元的负输出端接下一级延迟单元的正输入端，每一级延迟单元的正输出端接下一级延迟单元的负输入端；且最后一级延迟单元的负输出端接至第一级延迟单元的正输入端，最后一级延迟单元的正输出端接至第一级延迟单元的负输入端；各级延时单元的压控端均连接压控电压源，各级延时单元的偏置端均连接偏置电压源；且各级延时单元的输出端还分别设置有振荡信号输出端。 

所述的延时单元包括第一对PMOS管，第二对PMOS管，第三对PMOS管，第一对NMOS管，第二对NMOS管和尾电流管； 

所述的第一对PMOS管的S极均连接于VDD，G极均连接压控电压源，D极分别连接第二对NMOS管的D极； 

所述的第二对PMOS管的S极均连接于VDD，G极均接地，D极分别连接第一对PMOS管的D极； 

所述的第三对PMOS管的S极均连接于VDD，G极分别连接于第一对NMOS管的D极，D极分别连接第一对PMOS管的D极； 

所述的第一对NMOS管的D极分别连接第三对PMOS管的G极，G极均连接至压控电压源，S极分别连接至第二对NMOS管的D极； 

所述的第二对NMOS管的G极分别连接正输入端和负输入端，S极均连接至尾电流管的D极，尾电流管的S极接地，G极连接偏置电压源。 

所述的各级延时单元的振荡信号输出端输出的信号两两差分，且输出信号的频率相同，相位不同。 

本发明具有以下的有益效果：相比较现有技术，本发明包括多级延时单元，通过若干个延时单元相互连接成环路来实现起振所需的正反馈。V_C同时改变延迟单元的充电电流以及内部交叉耦合对的耦合强度来增大调谐范围。V_C为高的时候延时单元的充电电流变小导致环路振荡频率降低，同时，V_C为高导致交叉耦合对的耦合强度升高使得延时单元的电压转换速度变慢，这两方面的因素导致压控振荡器的振荡频率变得更低。反之，当V_C为低的时候，延时单元的充电电流变大，而且交叉耦合对的耦合强度降低导致延时单元的电压转换速度变快，压控振荡器的振荡频率变高。这样，一个控制电压V_C同时控制了延时单元内耦合结构的耦合强度以及延时单元的充电电流，这会大大增大压控振荡器的振荡频率范围，以达到压控振荡器高速、宽频带的目的，同时降低了功耗。