[发明专利]一种存储器和读取存储器存储单元的方法

说明书

技术领域

本发明涉及存储器领域，尤其涉及一种存储器和读取该存储器的存储单元的方法。

背景技术

在快闪存储器(flashmemory)中，数据以1和0两种形式存储在存储单元中，其中，“1”对应为擦除存储单元(Erasecell)，“0”对应为编程存储单元(Programcell)。在读取存储器中的数据时，为了判断出某个存储单元是Erasecell还是Programcell，需要将存储单元与一个参考单元进行比较，根据比较结果判定存储单元的状态。通常采用敏感放大器(SenseAmplifier)电路进行比较，敏感放大器电路也简称SA电路，由SA电路组成的阵列通常被称为敏感阵列(SenseArray)。在Flash存储器芯片中，SenseArray通常由N个(N＝16、32、64、128、256、512、1024、2048……)SA电路组成，占据了较大的芯片面积。

参考图1所示，为现有技术提供的小容量存储器的敏感阵列布局方法的示意图。在传统小容量flashmemory存储器中，包括：一组敏感阵列11(SenseArray)、一组译码电路12(YMUX)和一组存储区域13(MemoryArray)，其中，敏感阵列11与译码电路12连接，译码电路12与存储区域13连接。存储区域13用于存储小容量flashmemory存储器的所有数据，译码电路12根据输入的地址信号从存储区域13中选取对应的存储单元，敏感阵列12对所述对应的存储单元进行状态读取。然而，敏感阵列11、译码电路12和存储区域13依次叠层的布局方式，通常应用在小容量的Flash存储器，如64M、32M、16M、8M等，若大容量memory存储器采用图1所示的布局方式，则降低存储器读写性能。

参考图2所示，为现有技术提供的大容量存储器的敏感阵列布局方法的示意图。随着市场需求越来越大，对Flash存储器容量的需求也不断提高，比如NorFlashMemory(或非门闪存)市场已经增大到128M、256M等，而NandFlashMemory(与非门闪存)更是几十G的容量大小。对于大容量memory存储器，比如64M以上，布局左敏感阵列21(SenseArrayLeft)和右敏感阵列24(SenseArrayRight)，设置左译码电路22(YMUXLeft)和右译码电路25(YMUXRight)，将总的存储区域分为容量相等的左存储区域23(MemoryArrayLeft)和右存储区域26(MemoryArrayRight)，其中，左存储区域23和左译码电路22相连，左译码电路22还和左敏感阵列21相连，以及右存储区域26和右译码电路25相连，右译码电路25还和右敏感阵列24相连。这种左右布局方式的优点在于不会降低存储器的读写性能，缺点在于需要大量的SA电路，也即SenseArray占据了较大的面积，不利于芯片成本的降低。

上述不同容量存储器的敏感阵列的布局方式占据了较大的芯片面积，从而使存储器芯片的成本增大。

发明内容

本发明提供一种存储器和读取存储器存储单元的方法，通过存储器的两个存储区域共享一个敏感阵列，减少了存储器中的敏感阵列数量，达到了节省芯片面积、降低成本的效果。

第一方面，本发明提供了一种存储器，包括：存储区域、译码电路和敏感阵列；

所述存储区域，用于存储数据，其中，所述存储区域包括第一存储区域和第二存储区域，所述第一存储区域和所述第二存储区域分别包括若干个存储单元；

所述译码电路，用于根据输入的地址信号，从所述存储区域中选取与所述地址信号对应的存储单元，其中，所述译码电路包括第一译码电路和第二译码电路；

所述敏感阵列，用于读取所述地址信号对应的存储单元，以判定所述地址信号对应的存储单元的数据形式；

所述第一译码电路连接于所述第一存储区域和所述敏感阵列之间，所述第二译码电路连接于所述第二存储区域和所述敏感阵列之间。

进一步地，所述第一存储区域和所述第二存储区域的容量相等。

进一步地，所述存储区域的存储数据的数据形式包括：第一数据形式和第二数据形式；

其中，所述第一数据形式为“1”，所述第二数据形式为“0”。

进一步地，所述第一数据形式为“1”时，所对应的存储单元为擦除存储单元；

所述第二数据形式为“0”时，所对应的存储单元为编程存储单元。

进一步地，所述第一译码电路和所述第二译码电路为列译码电路。

进一步地，所述敏感阵列由若干个敏感放大器电路组成；