[发明专利]基于FPGA的并行配置电路及方法

说明书

本发明涉及一种基于FPGA的并行配置电路及方法，所述电路包括配置控制模块、多个缓存模块和配置链组，所述配置链组包括多个配置链；所述配置控制模块与所述多个缓存模块中的每个缓存模块并行连接，所述每个缓存模块与所述配置链组中的每个配置链串行连接；所述配置控制模块在阈值时间内将数据信息发送给所述多个缓存模块中的每个缓存模块；所述每个缓存模块将接收到的所述数据信息发送给相应的所述配置链；所述配置链将所述数据信息进行配置。本发明的配置控制模块可以同时配置多个配置链，也可以根据需要对所需的配置链进行选择。

技术领域

本发明涉及一种集成电路，特别是涉及一种基于FPGA的并行配置电路及方法。

背景技术

在现场可编程门阵列(Field－Programmable Gate Array，FPGA)芯片中，数量较多的控制比特分布于FPGA芯片中的各个部分，占用面积大，从而对控制比特进行读写时造成不必要的麻烦。

通常，多个控制比特通过串联的方式组成配置链，在FPGA芯片中，存在大量的配置链。图1为现有技术的串行配置电路图，如图1所示，配置控制模块与配置链串行连接，配置控制模块将数据传送给配置链时，由于配置链中的控制比特采用的是1比特的串行方式连接，从而造成配置时间较长。图2为现有技术的并行配置电路图，如图2所示，配置控制模块与配置链采用并行方式连接，但是这样会造成配置控制模块和配置链数据率不匹配的问题，如果要使两者匹配，需要通过提高配置链时钟的频率。虽然通过提高配置链时钟的频率会提高配置速度，但是这样会对配置链的时序提出更高的要求，从而增加了设计难度，也增加了功耗和面积。

发明内容

本发明的目的是为了解决配置链配置时间过长以及配置控制模块和配置链数据率不匹配的问题。

为实现上述目的，本发明提供了一种基于FPGA的并行配置电路及方法。该电路包括配置控制模块、多个缓存模块和配置链组，所述配置链组包括多个配置链；

所述配置控制模块与所述多个缓存模块中的每个缓存模块并行连接，所述每个缓存模块与所述配置链组中的每个配置链串行连接；

所述配置控制模块在阈值时间内将数据信息发送给所述多个缓存模块中的每个缓存模块；所述每个缓存模块将接收到的所述数据信息发送给相应的所述配置链；所述配置链将所述数据信息进行配置。

进一步地，所述每个配置链包括多个控制比特，每个控制比特采用第一位宽的串行方式连接。

另外，本发明提供了一种基于FPGA的并行配置方法，该方法包括：

配置控制模块在阈值时间内将数据信息发送给多个缓存模块中的每个缓存模块；

所述每个缓存模块将接收到的所述数据信息发送给相应的所述配置链；

所述配置链将所述数据信息进行配置。

进一步地，所述每个配置链包括多个控制比特，每个控制比特采用第一位宽的串行方式连接。

本发明的有益效果：(1)实现简单。本发明中各个配置链中的控制比特仍然采用1比特的串行方式连接。

(2)应用灵活。本发明中配置控制模块可以同时配置多个配置链，也可以根据需要对所需的配置链进行选择。

(3)便于重用。不同规模的FPGA可以根据需要进行选择所需的配置链,并且不同规模的FPGA可以采用相同的配置电路，从而减少设计和验证时间。

附图说明

图1为现有技术的串行配置电路图；

图2为现有技术的并行配置电路图；

图3为本发明实施例提供的基于FPGA的并行配置电路示意图；