[发明专利]基于FPGA的并行配置电路及方法有效
| 申请号： | 201410345098.4 | 申请日： | 2014-07-18 |
| 公开（公告）号： | CN105278394B | 公开（公告）日： | 2019-01-25 |
| 发明（设计）人： | 王宏宇;孙楠楠;刘明 | 申请（专利权）人： | 京微雅格（北京）科技有限公司 |
| 主分类号： | G05B19/042 | 分类号： | G05B19/042 |
| 代理公司： | 北京亿腾知识产权代理事务所 11309 | 代理人： | 陈霁 |
| 地址： | 100083 北京市海*** | 国省代码： | 北京;11 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 基于 fpga 并行 配置 电路 方法 | ||
【权利要求书】：
1.一种基于FPGA的并行配置电路，其特征在于，所述电路包括配置控制模块、多个缓存模块和配置链组，所述配置链组包括多个配置链；
所述配置控制模块与所述多个缓存模块中的每个缓存模块并行连接，所述每个缓存模块与所述配置链组中的每个配置链串行连接；
所述配置控制模块在阈值时间内将数据信息发送给所述多个缓存模块中的每个缓存模块；所述每个缓存模块将接收到的所述数据信息发送给相应的所述配置链；所述配置链将所述数据信息进行配置；所述每个配置链包括多个控制比特，每个控制比特采用第一位宽的串行方式连接；
所述配置控制模块通过分时复用的方法将数据发送给所述多个缓存模块。
2.一种基于FPGA的并行配置方法，其特征在于，所述方法包括：
配置控制模块在阈值时间内，通过分时复用的方法将数据信息发送给多个缓存模块中的每个缓存模块；
所述每个缓存模块将接收到的所述数据信息发送给配置链组中相应的一个配置链；所述配置链组包括多个配置链；每个缓存模块与所述配置链组中的每个配置链串行连接；
所述配置链将所述数据信息进行配置；
所述每个配置链包括多个控制比特，每个控制比特采用第一位宽的串行方式连接。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于京微雅格（北京）科技有限公司，未经京微雅格（北京）科技有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/201410345098.4/1.html，转载请声明来源钻瓜专利网。
