[发明专利]一种利用非易失性元器件的电阻特性实现片上信号延时的电路

说明书

技术领域

本发明涉及一种利用非易失性元器件的电阻特性实现片上信号延时的电路。所述非易失性元器件包括任何利用可变电阻特性来表征所存储信息的元器件，比如磁性随机存取存储器的核心存储元器件、相变随机存取存储器的核心存储元器件、电阻式随机存取存储器的核心存储元器件等。属于非易失性存储器和非易失性逻辑领域。

背景技术

新型非易失性存储器，如磁性随机存取存储器(Magnetic Random Access Memory,MRAM)、自旋转移力矩磁性随机存取存储器(Spin Transfer Torque Magnetic Random Access Memory，STT-MRAM)、相变随机存取存储器(Phase Change Random Access Memory，PCRAM)和阻变式随机存取存储器(Resistive Random Access Memory，RRAM)等，都是利用它们各自核心存储元器件的可变电阻特性来实现数据存储的。这些核心存储元器件的电阻特性可以在高阻态(High Resistance，R_H)和低阻态(Low Resistance，R_L)之间切换，从而实现对二进制数据的存储，比如R_H表征数据“1”，R_L表征数据“0”，或反之亦可。换言之，这些核心存储元器件可以被看作是一个可变电阻R_X。

在几乎所有存储器芯片中，尤其是新型非易失性存储器芯片中，实际存储阵列(Memory Array)的四周都需要被至少一层的虚设单元(Dummy Cell，DC)所包围，如附图1所示。原则上，这些虚设单元同实际存储单元结构相同(1个Rx和1个晶体管Transistor串联的1T1R结构)，但是不用来进行数据存储。虚设单元存在的主要目的是为了保证所有实际存储单元在制造过程中的连续性，从而最大化保证所有实际存储单元的工艺和性能的稳定性，减弱实际存储阵列中最外围存储单元(即最上端存储单元、最下端存储单元、最左边存储单元、最右边存储单元)的边缘效应，使得每一个实际存储单元(尤其是最外围存储单元)的上、下、左、右都被结构相同的单元所包围。

在新型非易失性存储器芯片以及非易失性逻辑芯片中，需要广泛用到信号延时操作，以使整个电路可以按照规定好的时序正常工作。现有的在片上使信号产生延时的方法有使用RC延时电路，如附图2所示。输入信号通过RC延时电路后，输出信号OUT较输入信号IN产生了一个t₁-t₀的延时。延时的长短取决于RC的大小，一般而言，RC越大，延时越长。在模拟电路模块中，延时电路中的R在构建时一般采用集成电路制造工艺中现有的材料来实现，如多晶硅(Polysilicon)等。在数字电路模块中，延时电路一般采用将若干个子延时模块串联在一起的形式来实现，这些延时子模块可以是反相器等，如附图3所示。一般而言，串联的延时子模块数量越多，延时越长。无论是采用集成电路制造工艺中现有的材料来实现延时电路中的R，还是采用若干个子延时模块串联的方式，所占的片上面积都较大，这在一定程度上限制了芯片的集成密度，增加了制造成本。

发明内容

一、发明目的：

本发明一种利用非易失性元器件的电阻特性实现片上信号延时的电路，提出了一种利用非易失性存储芯片(磁性随机存取存储器、自旋转移力矩磁性随机存取存储器、相变随机存取存储器、阻变式随机存取存储器等)中虚设单元内的非易失性元器件构建RC延时电路的方法。这样既节省了芯片面积，降低了成本，又提高了存储芯片中虚设单元的利用率。

二、技术方案：

本发明的技术方案是利用新型非易失性存储芯片中虚设单元内的非易失性元器件的电阻特性来构建RC延时。这些非易失性元器件的电阻值R_X一般为其所对应的默认电阻值，比如R_L，按照需求，也可采用R_H来构建RC延时电路。