[发明专利]静态随机存储器及其数据写入方法、输入输出电路

说明书

一种静态随机存储器及其数据写入方法、输入输出电路，所述方法包括：检测到某一根选通信号线被选中，所述选通信号线区分写入和读出；根据被选中的选通信号线，选中与其对应的位线；被选中的位线分别连接控制电路连接线正向和控制电路连接线反向；根据待写入数据改变所述控制电路连接线正向或控制电路连接线反向的电压；通过灵敏放大器将控制电路连接线正向和控制电路连接线反向之间的电压差放大至电源电压；经由所述被选中的位线，将所述灵敏放大器输出的数据写入至存储单元阵列中的目标存储单元。本发明在写入和读出过程中电路中各元器件的复用率更高，从而写入和读出可以采用同一电路来实现，减小了输入输出电路的空间占用。

技术领域

本发明涉及集成电路技术领域，特别是涉及一种静态随机存储器及其数据写入方法、输入输出电路。

背景技术

随机存储器(Random Access Memory，RAM)可以分为静态随机存储器(StaticRandom Access Memory，SRAM)和动态随机存储器(Dynamic Random Access Memory，DRAM)。其中，静态随机存储器只要保持通电就可以保存其内部存储的数据，无需进行周期性的更新，且写入和读出速度均比动态随机存储器快得多。但它的集成度较低，每一个动态随机存储器的存储单元仅需一个晶体管和一个小电容，而每一个静态随机存储器的存储单元则需要二到十个晶体管(主流是六个或八个)外加一些相关电路。因此，在容量相同的情况下，静态随机存储器通常会比动态随机存储器占用更多的空间。如何减小静态随机存储器的空间占用一直是存储器乃至集成电路领域的一个难题。

如图1所示，静态随机存储器包括存储单元阵列、地址译码器、全局控制电路以及一个或多个输入输出(input/output，IO)电路。

在静态随机存储器中，排成矩阵形式的存储单元阵列周围是其与外部信号的接口电路，包括相互垂直的字线和位线，以图1为例，水平方向的连线为字线，竖直方向的连线为位线，每一根字线与每一对逻辑互补的位线的交叉处指向存储单元阵列中的一个存储单元。每个输入输出电路所管控的存储单元阵列中的每一个存储单元均对应于一组地址，而每一组地址可以对应一个或多个存储单元(取决于该静态随机存储器中输入输出电路的数量)。

一个静态随机存储器中可以包括多组并行的输入输出电路，每一组输入输出电路管控存储单元阵列的一部分，其管控的容量由字线数量与该输入输出电路的复用路数决定。以图1为例，包括8条并行的字线(WL0至WL7)，每一组输入输出电路管控4对逻辑互补的位线(即复用路数是4)，则每一组输入输出电路管控的容量为32比特位(bit)。

现有技术中，输入输出电路通常包括三部分：多路复用器、写入控制电路和读出控制电路。三部分的主要功能如下：

受管控的多路复用器，用于选择和切断存储单元阵列中的逻辑互补的位线到写入控制电路/读出控制电路的连接，决定了应当对存储单元阵列中的哪一列存储单元进行写入/读出操作；

写入控制电路，用于管控数据输入端(Data-in，DI)，并提供驱动将数据写入到存储单元阵列；

读出控制电路，主要包括灵敏放大器，用于将逻辑互补的位线的电压差放大并输出数据。

如图2所示，为现有技术中静态随机存储器的输入输出电路的主流设计架构。图中各端口含义如下：

YSL——选通信号逻辑低位，YSH——选通信号逻辑高位，

BLL/BLBL——位线逻辑低位，BLH/BLBH——位线逻辑高位，

WBL/WBLB——写入电路连接线，RBL/RBLB——读出电路连接线，

DI——数据输入端，DO——数据输出端，

PRCH——预充电信号，IN_EN——输入使能信号，

WEN——写使能信号，SA_EN——灵敏放大器使能信号。