[发明专利]用于产生输出偏压电流的偏压电路

说明书

技术领域

本发明涉及产生偏压电流(bias current)，尤其涉及用于产生输出偏压电流的偏压电路。

背景技术

通常地，随着集成电路加工技术的进步，最小信道宽度以及供应电压的降低使得数字电路的运行速度、功率以及面积消耗有所改善。然而，高阶集成使得模拟支持电路的设计更加复杂，模拟支持电路可例如用于在高性能系统中产生时钟的环形锁相环(Phase-Locked Loop，PLL)。

先进制程中PLL设计的挑战之一在于，压控振荡器(Voltage Controlled Oscillator，VCO)的增益必然会很大。以具有GHz输出频率的PLL电路为例，通常需要几GHz/V大小的VCO增益以补偿制程与温度变化。然而，PLL电路中如此大的VCO增益会带来很多缺陷。首先，输入控制电压节点的噪声被大增益放大。其次，对于给定的回路带宽，在高VCO增益设计中必须利用大的稳定电容器(stabilizing capacitor)。因此，迫切需要一种具有低抖动(jitter)与低VCO增益的新型PLL电路。

发明内容

有鉴于此，本发明提供用于产生输出偏压电流的偏压电路。

一种用于产生输出偏压电流的偏压电路，包括：第一晶体管，具有第一节点、第二节点以及控制节点，所述第一节点耦接于第一参考电压；被动元件，耦接于所述第一参考电压与所述第一晶体管的控制节点之间；第二晶体管，具有第一节点、控制节点以及第二节点，所述第二晶体管的第一节点耦接于所述第一晶体管的控制节点，所述第二晶体管的控制节点耦接于所述第一晶体管的第二节点，所述第二晶体管的第二节点用于根据流经所述被动元件的电流提供所述输出偏压电流；以及偏压电流产生器，耦接于所述第一晶体管的第二节点，所述偏压电流产生器用于给所述第一晶体管提供偏压电流。

一种偏压电路，包括：第一晶体管，具有第一节点、第二节点以及控制节点，所述第一节点耦接于第一参考电压；反馈控制回路，耦接于所述第一晶体管的控制节点与第二节点之间，其中所述反馈控制回路用于强迫流经所述第晶体管的电流大致上等于偏压电流；第二晶体管，包括第一节点、第二节点以及控制节点，所述第二晶体管的第一节点耦接于所述第一晶体管的第二节点所述第二晶体管的第二节点耦接于第二参考电压；以及恒定跨导偏压单元，耦接于所述第二晶体管的控制节点，所述恒定跨导偏压单元用于偏压所述第二晶体管以提供所述偏压电流并且用于使所述第一晶体管的栅极-源极电压大致上与温度无关。

本发明的效果之一在于提供具有低抖动与低VCO增益的偏压电路。

以下为根据多个图式对本发明的较佳实施例进行详细描述，所属技术领域技术人员阅读后应可明确了解本发明的目的。

附图说明

图1为根据本发明一实施例的偏压电路的示意图。

图2为传统电流镜与提出的偏压电路的输出电流噪声谱之间的比较示意图。

图3为根据本发明一个实施例的PLL电路的第一实施方式的方块示意图。

图4为显示输出频率与控制电压的特性的示意图。

图5为根据本发明一个实施例的ICO的实施方式示意图。

图6为ICO延迟单元的实施方式的示意图。

图7为显示输出时钟信号CLK_OUT的振荡频率F_O和输入的偏压电流I_IN之间的关系的示意图。

图8为根据本发明另一实施例的PLL电路的第二个实施方式的方块示意图。

图9为显示输出时钟信号CLK_OUT的振荡频率F_O和输入的控制电流I_CTRL之间的关系的示意图。

具体实施方式

在说明书及后续的权利要求当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及后续的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的“包括”为一开放式的用语，故应解释成“包括但不限定于”。并且，在通篇说明书及后续的请求项当中所提及的“大致上”也为一开放式的用语。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或透过其他装置或连接手段间接地电气连接至该第二装置。