[发明专利]PMOS器件漏电测量方法

说明书

技术领域

本发明涉及CMOS半导体器件的WAT测试(wafer acceptance test,晶片可接受性测试)，更具体地说，本发明涉及一种PMOS器件漏电测量方法。

背景技术

随着CMOS半导体器件工艺的发展以及按比例尺寸缩小，在设计时就要考虑系统待机的功耗，必然的就要求降低CMOS器件的关闭状态漏电。准确的量测数据是制程研发的根本。

WAT(wafer acceptance test,晶片可接受性测试)指整个晶圆制作完成后，但还未封装之前，对切割道里的测试键(testkey)进行测试。WAT测试是半导体硅片在完成所有制程工艺后，针对硅片上的各种测试结构所进行的电性测试。通过对WAT数据的分析，可以发现半导体制程工艺中的问题，帮助制程工艺进行调整。

然而在现有的WAT测试中，传统的方法是在漏极加上工作电压Vdd，源极、栅极和体区接地，去量测漏极电流。但是，如图1所示，实际上由于晶圆放在测试托盘(chuck)100上，测试托盘100由于机台的不完美，导致会有寄生的电荷存留。在测量过程中，该电荷就可能流向衬底，进而流向衬底10上的N阱20。此时，体区端接触区50处测得的泄漏电流IB就会增大，导致测试数据不准。图2所示，即为长沟道器件的数据图，泄漏电流IB已经明显大于漏极电流ID。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种PMOS器件漏电测量方法，其能够在不改变现有CMOS器件的布局的状况下，解决WAT测试中出现的PMOS关闭状态漏电偏大的情况，提升器件的利用效率，从而减少布局占用面积，达到降低成本的目的。

为了实现上述技术目的，根据本发明，提供了一种PMOS器件漏电测量方法，其包括：将形成有CMOS器件的晶圆放在测试托盘上，其中CMOS器件包括形成在同一衬底上的成对的PMOS器件和NMOS器件；而且，PMOS器件包括形成在衬底中的N阱中的P型漏极、P型源极以及N型体区接触区，NMOS器件包括形成在衬底中的P阱中的N型漏极、N型源极以及P型体区接触区；N阱与P阱通过隔离区电隔离；以及在对NMOS器件的接触区施加与N型体区接触区上的电压相同的电压的情况下对PMOS器件执行漏电测量。

优选地，与N型体区接触区上的电压相同的电压是0V电压。

优选地，对PMOS器件执行漏电测量包括：测量PMOS器件的体区端接触区处的泄漏电流、PMOS器件的漏极处的电流、PMOS器件的栅极处的电流、以及PMOS器件的源极处的电流，并且确定这些电流之间的关系。

本发明利用CMOS器件中NMOS器件体区端与衬底的导通性，增加一个0V电压在NMOS的体区端，这样，衬底就有了一个0V电压，和PMOS器件的N阱之间的0电压差可以保证寄生电荷不会影响IB的漏电量测。由此，本发明提供了一种PMOS器件漏电测量方法，其能够在不改变现有CMOS器件的布局的状况下，解决WAT测试中出现的PMOS关闭状态漏电偏大的情况，提升器件的利用效率，从而减少布局占用面积，达到降低成本的目的。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了根据现有技术的PMOS器件漏电测量结构。

图2示意性地示出了根据现有技术的PMOS器件漏电测量结果。

图3示意性地示出了根据本发明优选实施例的PMOS器件漏电测量结构。

图4示意性地示出了根据本发明优选实施例的PMOS器件漏电测量结果。

需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

图3示意性地示出了根据本发明优选实施例的PMOS器件漏电测量结构。

如图3所示，根据本发明优选实施例的PMOS器件漏电测量方法包括：