[发明专利]一种SRAM存储单元、SRAM存储器及其控制方法

说明书

本发明提供一种SRAM存储单元、SRAM存储器及其控制方法，所述存储单元包括：第一上拉晶体管和第一并联下拉晶体管，所述第一上拉晶体管与所述第一并联下拉晶体管连接在一起构成第一反相器，其中所述第一并联下拉晶体管由第一下拉晶体管和第二下拉晶体管并联构成；第二上拉晶体管和第二并联下拉晶体管，所述第二上拉晶体管与所述第二并联下拉晶体管连接在一起构成第二反相器，其中所述第二并联下拉晶体管由第三下拉晶体管和第四下拉晶体管并联构成；所述第一反相器与所述第二反相器交叉耦合。根据本发明实施例的存储单元，可提高生产过程的控制能力，提升双端口SRAM单元的读出电流和静态噪声容限，改善存储单元的失配率，提高了SRAM存储单元的性能和良率。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种SRAM存储单元、具有该SRAM存储单元的SRAM存储器及该SRAM存储器的控制方法。

背景技术

随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。静态随机存取存储器(Static Random Access Memory，简称SRAM)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。

与只具有一个端口进行读写操作的单端口SRAM(Single-port SRAM，简称SP-SRAM)相比，双端口SRAM(Dual-port SRAM，简称DP-SRAM)有两个端口，每个端口都可以进行读操作或写操作，提升了内存带宽。因此，DP-SRAM在高速通信和图像处理等高速数据交换系统中得到广泛应用。

随着存储器尺寸的不断缩小，DP-SRAM的良率面临更大的挑战，因为随着输入电压(VDD)的降低和晶体管失配率的增加，双端口SRAM的写噪声容限(WNM)和读静态噪声容限(RSNM)变的越来越差。另外，由于器件尺寸的不断缩小，读出电流Iread也随之变小，导致很难避免由于位线摆动的缺陷而造成的读取访问失败问题的产生。合理的双端口SRAM布局可以提升失配率和读出电流，同时提高过程和产量裕度。

因此，有必要提出一种新的技术方案，以解决现有技术的不足。

发明内容

针对现有技术的不足，本发明提供一种SRAM存储单元，包括：

第一上拉晶体管和第一并联下拉晶体管，所述第一上拉晶体管与所述第一并联下拉晶体管连接在一起构成第一反相器，其中所述第一并联下拉晶体管由第一下拉晶体管和第二下拉晶体管并联构成；

第二上拉晶体管和第二并联下拉晶体管，所述第二上拉晶体管与所述第二并联下拉晶体管连接在一起构成第二反相器，其中所述第二并联下拉晶体管由第三下拉晶体管和第四下拉晶体管并联构成；

所述第一反相器与所述第二反相器交叉耦合。

进一步，所述第一下拉晶体管的漏极和所述第二下拉晶体管的漏极与所述第一上拉晶体管的漏极电连接在一起，定义为第一存储节点。

进一步，所述第三下拉晶体管的漏极和所述第四下拉晶体管的漏极与所述第二上拉晶体管的漏极电连接在一起，定义为第二存储节点。

进一步，所述第一下拉晶体管的源极和所述第二下拉晶体管的源极电连接并共同电连接至电源Vss。

进一步，所述第三下拉晶体管的源极和所述第四下拉晶体管的源极电连接并共同电连接至电源Vss。

进一步，所述第一上拉晶体管、第一下拉晶体管和第二下拉晶体管的栅极电连接在一起并耦合至所述第二存储节点。

进一步，所述第二上拉晶体管、第三下拉晶体管和第四下拉晶体管的栅极电连接在一起并耦合至所述第一存储节点。

进一步，所述第一上拉晶体管的源极和所述第二上拉晶体管的源极电连接至电源Vdd。

进一步，还包括：