[发明专利]一种提高超结功率器件雪崩耐量的终端结构

说明书

技术领域

本发明涉及半导体技术，具体的说是涉及一种提高超结功率器件雪崩耐量的终端结构。

背景技术

功率MOSFET(金属氧化物半导体场效应晶体管)以其具有开关速度高、开关损耗低、驱动损耗低等优点，在各种功率变换特别是在高频功率变换中起着重要作用。非箝位感性负载下的开关过程(Unclamped Inductive Switching，UIS)通常被认为是功率器件在系统应用中所能遭遇的最极端电应力情况。因为在回路导通时存储在电感中的能量必须在关断瞬间全部由功率器件释放，同时施加于功率器件的高电压和大电流极易造成器件失效。雪崩耐量是衡量器件抗UIS能力的重要参数。

功率MOSFET的UIS失效模式主要有两种：一种是功率MOSFET的寄生BJT导通损坏，另一种是热损坏。寄生BJT导通损坏是指当反向大电流流过器件基区时，会使得基区温度升高，而基区电阻为正温度特性，从而降落在基区的压降增大，如果该压降增大至接近寄生BJT的基区和发射极之间的自建电势，导致寄生BJT开启。开启的BJT会进一步的放大流过基区的大电流，进而使结温升高，形成一个正反馈，最后导致器件过热而失效。热损坏是指功率MOSFET工作在大功率情况下，导致结温升高，当器件某薄弱部分的结温升高到器件材料所允许的最大值时过热而失效。针对前一种功率MOSFET失效模式，抑制寄生BJT的开启便可提高功率MOSFET可靠性，通常适当增大MOSFET源区下体区掺杂浓度，减低寄生BJT基区电阻，抑制其开启。而对于后一种功率MOSFET失效模式，可适当优化设计，减少器件的弱单元(薄弱区)或者缩短雪崩击穿电流的路径，减少器件的发热量，减少UIS失效的概率。

具有超结结构的功率MOSFET器件是当代重要的功率器件之一，其基本原理是电荷平衡原理，通过在传统MOSFET的轻掺杂漂移区引入重掺杂交错排列的P、N柱，大大的改善了传统MOSFET击穿电压和导通电阻之间的矛盾关系，因而其在功率系统中获得了广泛的应用。功率器件的设计除了元胞设计很重要外终端的设计也很重要，好的终端设计能有效的提高器件耐压、可靠性和降低器件漏电。在传统的终端技术中，通常采用场限环、场板和结终端延伸等技术削弱器件主结的曲率效应，最后达到提高器件耐压能力的目的。由于超结结构特点，传统功率器件的终端结构不再适用超结功率器件。目前应用最广泛的超结功率器件终端结构是采用和元胞相同的P、N柱，同样利于P、N柱之间的相互耗尽提高击穿电压。

雪崩耐量同样是超结MOSFET器件可靠性的重要指标。目前采用的器件终端结构，当器件的雪崩击穿点在终端时，由于终端电位浮空，没有通过电极引出，雪崩击穿电流必须从击穿点开始流经很长的距离才能到达源电极(如图1所示)，造成终端局部温度过高，不利于提高器件的雪崩耐量。当击穿点在器件元胞处时，雪崩电流通过元胞的源极接触泄放，电流泄放通路较宽；但是，雪崩电流流经元胞体区时有可能造成寄生三极管开启(如图2所示)，同样影响器件的雪崩耐量。

发明内容

本发明所要解决的，就是针对传统超结功率器件存在的雪崩耐量较差的问题，提出一种提高超结功率器件雪崩耐量的终端结构。

本发明解决上述技术问题所采用的技术方案是：一种提高超结功率器件雪崩耐量的终端结构，该终端结构包括第一导电类型半导体衬底2、设置在第一导电类型半导体衬底2下层的金属漏极1、设置在第一导电类型半导体衬底2上层的第一导电类型半导体外延区3，所述第一导电类型半导体外延区3上层远离器件元胞的一端设置有场限环12；其特征在于，该终端结构包括终端击穿区和终端耐压区，其中终端击穿区位于器件元胞和终端耐压区之间；位于终端耐压区中的第一导电类型半导体外延区3中设置有多个第二导电类型半导体掺杂柱4，位于终端击穿区中的第一导电类型半导体外延区3中设置有多个第二导电类型半导体掺杂柱5，且位于终端击穿区中的第二导电类型半导体掺杂柱5的掺杂深度比位于终端耐压区中的第二导电类型半导体掺杂柱4的掺杂深度缩短10％～20％；位于终端击穿区的第二导电类型半导体掺杂柱5的上层设置有第二导电类型半导体区10，所述第二导电类型半导体区10与器件金属源极连接。

本发明总的技术方案，在器件终端区中提出终端击穿区，将雪崩击穿点限定在终端击穿区中，从而既避免了元胞击穿的寄生BJT导通问题，又避免了常规终端击穿时的雪崩电流路径过长，造成局部温升的问题，因此能够提高超结功率器件的雪崩耐量和可靠性。

具体的，所述位于终端击穿区中的第二导电类型半导体掺杂柱5为1个。